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第1章 概述1

1.1 电子系统设计方法的演变过程1

目录1

1.2 硬件描述语言2

1.2.1 硬件描述语言（HDL）2

1.2.2 为什么要用HDL3

1.2.3 HDL的发展历史3

1.2.4 Verilog HDL与VHDL的比较4

1.3 EDA典型流程4

1.4.2 DE VHDL6

1.4 硬件描述语言的新发展6

1.4.1 OO VHDL6

1.4.3 VITAL7

1.4.4 系统级描述语言7

1.4.5 IEEE Std 1364—20008

第2章 初识Verilog HD L9

2.1 Verilog HDL的设计方法9

2.1.1 自下而上（Bottom-Up）的设计方法9

2.1.2 自上而下（Top-Down）的设计方法9

2.2 Verilog HDL中的模块及其描述方式10

2.2.1 模块的概念及结构10

2.1.3 综合设计方法10

2.2.2 模块的描述方式12

2.2.3 设计的仿真与测试14

2.3 Verilog HDL设计流程16

第3章 Verilog HDL基础知识17

3.1 词法17

3.1.1 间隔符与注释符17

3.1.2 数值19

3.1.3 字符串20

3.1.4 关键字21

3.2.1 物理数据类型22

3.2 数据类型22

3.2.2 抽象数据类型26

3.3 运算符27

3.3.1 算术运算符28

3.3.2 逻辑运算符28

3.3.3 关系运算符29

3.3.4 相等关系运算符29

3.3.5 按位运算符31

3.3.6 归约运算符32

3.3.7 移位运算符33

3.3.8 条件运算符33

3.3.9 连接与复制操作34

3.4 系统任务与系统函数35

3.3.10 运算符的优先级35

3.4.1 标准输出任务36

3.4.2 文件管理任务37

3.4.3 仿真控制任务38

3.4.4 时间函数39

3.4.5 其他40

3.5 编译指令41

3.5.1 宏编译指令41

3.5.2 文件包含指令41

3.5.4 时间定标指令42

3.5.3 条件编译指令42

3.5.5 工作库定义指令43

第4章 用户自定义元件（UDP）44

4.1 UDP的定义44

4.2 组合逻辑电路UDP47

4.3 时序逻辑电路UDP51

4.3.1 初始化状态寄存器52

4.3.2 电平触发时序电路UDP52

4.3.3 边沿触发时序电路UDP53

4.3.4 电平触发和边沿触发混合的时序电路UDP55

5.1 行为描述的结构58

第5章 行为描述（一）：模块基本结构58

5.1.1 过程块59

5.1.2 intial过程块60

5.1.3 always过程块62

5.2 语句块65

5.2.1 串行块（begin-end块）66

5.2.2 并行块（fork-join块）68

5.2.3 串行块和并行块的混合使用69

6.1 时间控制73

6.1.1 延时控制73

第6章 行为描述（二）：时间控制和赋值语句73

6.1.2 边沿触发事件控制77

6.1.3 电平敏感事件控制（wait语句）85

6.2 赋值语句87

6.2.1 过程赋值语句的基本格式87

6.2.2 过程赋值的两种延时方式89

6.2.3 阻塞型过程赋值93

6.2.4 非阻塞型过程赋值94

6.2.5 连续赋值语句97

6.2.6 过程连续赋值语句102

7.1 分支语句109

7.1.1 if-else条件分支语句109

第7章 行为描述（三）：高级程序语句、函数和任务109

7.1.2 case分支控制语句113

7.2 循环控制语句119

7.2.1 forever循环语句119

7.2.2 repeat循环语句121

7.2.3 while循环语句123

7.2.4 for循环语句124

7.3 任务（task）与函数（function）126

7.3.1 任务（task）126

7.3.2 函数（function）131

8.1 结构描述方式138

第8章 结构描述138

8.2 模块级建模139

8.2.1 模块的定义139

8.2.2 模块的端口140

8.2.3 模块的调用143

8.2.4 在模块调用时对参数值的更改150

8.2.5 举例154

8.3 门级建模156

8.3.1 内置基本门级元件156

8.3.2 门级建模的例子167

8.4 specify说明块和时序检验170

8.4.2 对模块输入输出端口之间的路径延时进行说明172

8.4.1 延时参数的定义：specparam语句172

8.4.3 借助时序检验系统任务对模块输入输出时序进行时序检验175

第9章 测试与仿真177

9.1 测试与仿真的流程177

9.1.1 产生输入向量177

9.1.2 测试模块178

9.2 测试举例180

10.1 加法器188

10.1.1 带进位输入的8位加法器188

第10章 设计举例与设计技巧188

10.1.2 带进位的通用加法器191

10.1.3 长度为N的向量加法器192

10.2 向量乘法器193

10.3 比较器195

10.4 多路选择器与译码器196

10.4.1 8选1多路选择器196

10.4.2 3-8译码器199

10.5 寄存器201

10.5.1 带同步复位的边沿触发器201

10.5.2 带异步复位和置位的边沿触发器203

10.5.3 带使能和异步复位的8位寄存器205

10.6 边沿控制的脉冲发生器208

10.7.1 带使能和进位输出的4位计数器210

10.7 计数器210

10.7.2 并行加载的通用增1／减1计数器216

10.8 移位寄存器219

10.8.1 串行输入／并行输出的移位寄存器219

10.8.2 并行输入／串行输出的移位寄存器221

10.9 分频器223

10.10 FIR滤波器225

11.1 有限状态机的概念及其设计实例228

11.1.1 有限状态机的概念228

第11章 综合设计实例228

11.1.2 有限状态机的设计实例230

11.2 RISC中央处理单元（CPU）的顶层设计247

11.2.1 累加器用寄存器247

11.2.2 RISC算术运算单元248

11.2.3 数据控制器249

11.2.4 指令寄存器249

11.2.5 状态控制器250

11.2.6 动态存储器252

11.2.7 程序计数器253

11.2.8 地址多路器253

11.2.9 时钟发生器254

11.2.10 顶层设计模块255

第12章 开发工具介绍256

12.1 EDA基本工具256

12.1.1 编辑器256

12.1.2 仿真器257

12.1.3 检查／分析工具257

12.1.4 优化／综合工具257

12.2 Verilog HDL开发工具257

12.2.1 综合工具257

12.3.1 VeriLogger Pro适用平台258

12.3.2 VeriLogger Pro支持的标准258

12.3 VeriLogger Pro概况258

12.2.2 仿真器258

12.3.3 VeriLogger Pro进行仿真的基本步骤259

12.3.4 VeriLogger Pro的窗口构成259

12.4 VeriLogger Pro使用指南259

12.4.1 创建与编辑一个Verilog语言的文件与工程260

12.4.2 Verilog语言工程的编译265

12.4.3 Verilog语言工程的调试268

12.4.4 Verilog语言工程的仿真271

附录 Verilog HDL形式化语法275

参考文献290