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第1章 Xilinx现场可编程逻辑器件综述1

1.1可编程逻辑器件的基本特征1

1.2 SOPC成为FPGA的发展趋势2

1.2.1 Actel公司的VariCore内核和ProASIC Plus FPGA2

1.2.2Altera公司的Excalibur嵌入式处理器方案和Stratix器件3

1.2.3 Atmel公司的FPSLIC系列产品4

1.2.4 Lattice公司的FPSC和ORCA FPGA4

1.2.5 QuickLogic公司的QuickMIPS4

1.2.6 Xilinx公司的Virtex-II Pro FPGA5

1.2.7 总结5

1.3可编程逻辑器件的基本开发流程6

1.4 Xilinx可编程逻辑器件产品选型7

1.4.1 Virtex系列FPGA7

1.4.2 Spartan系列FPGA7

1.4.3扩展温度范围汽车IQ产品11

1.4.4军品及宇航级产品14

1.4.5配置存储器解决方案15

1.5 Xilinx创新平台FPGA架构ASMBL16

1.6 Xilinx可编程逻辑器件网络资源17

1.7 小结18

2.1 Virtex-II系列Platform FPGA产品19

2.1.1概述与订购信息19

第2章 VirtexTM系列高端Platform FPGA19

2.1.2结构与功能描述21

2.2 Virtex-IIPro/Pro X系列Platform FPGA产品28

2.2.1概述与订购信息28

2.2.2结构与功能描述30

2.3小结33

第3章 SpartanTM系列高性价比FPGA产品34

3.1 Spartan-II系列FPGA产品34

3.1.1概述与订购信息34

3.1.2结构与功能描述36

3.2.1概述与订购信息37

3.2 Spartan-IIE系列FPGA产品37

3.2.2结构与功能描述38

3.3 Spartan-III系列FPGA产品42

3.3.1概述与订购信息42

3.3.2结构与功能描述44

3.4小结51

第4章 基于FPGA的嵌入式系统概述52

4.1嵌入式系统概述52

4.1.1嵌入式系统的定义52

4.1.2嵌入式系统的基本特征52

4.1.3嵌入式系统的基本组成54

4.1.4嵌入式处理器的分类56

4.2 FPGA在嵌入式系统中的地位和作用58

4.1.5实时多任务操作系统RTOS58

4.2.1 在FPGA中实现RISC处理器内核59

4.2.2在FPGA中实现高速DSP算法59

4.2.3在FPGA中嵌入式ASIC模块59

4.2.4在FPGA中实现数字IP Core60

4.3基于FPGA的嵌入式系统设计方法60

4.3.1 可编程片上系统设计框架60

4.3.2微处理器内核开发工具EDK61

4.4火龙刀系列FPGA评估系统设计62

4.4.1火龙刀Ⅰ代Spartan-II评估系统62

4.3.3 DSP算法硬件实现工具System Generator62

4.4.2火龙刀Ⅱ代Spartan-IE评估系统71

4.5小结76

第5章 VHDL Verilog HDL简明教程77

5.1数字系统的表示方法和硬件描述语言77

5.2 VHDL语言79

5.2.1 VHDL语言的基本结构79

5.2.2结构体的子结构描述92

5.2.3标识符（Identifier）93

5.2.4数据对象（Data Object）94

5.2.5数据类型95

5.2.6属性98

5.2.8 VHDL的语句和结构体99

5.2.7运算符99

5.2.9用VHDL设计基本的逻辑电路102

5.3 Verilog HDL语言120

5.3.1 Verilog HDL语言的发展及其特点120

5.3.2 Verilog HDL的结构121

5.3.3空白符和注释126

5.3.4标识符127

5.3.5常量的数据类型127

5.3.6变量常用的数据类型129

5.3.7运算符130

5.3.8语句133

5.3.9块语句136

5.3.10编译预处理137

5.3.11基本逻辑电路的设计139

5.4 小结151

第6章 使用C/C++开发FPGA介绍152

6.1 为什么要使用C/C++开发FPGA152

6.1.1传统的设计流程152

6.1.2 SystemC及其系统设计流程153

6.1.3 Handel-C及其开发FPGA的设计流程153

6.2如何对SystemC进行功能仿真154

6.3使用Visual C++和ModelSim来进行仿真155

6.3.1设计准备155

6.33新建SystemC工程156

6.3.2编译生产SystemC的库文件156

6.3.4为设计添加源文件158

6.3.5为工程添加systemc.lib文件160

6.3.6编译执行160

6.3.7使用ModelSim转换波形格式161

6.3.8使用ModelSim查看波形161

6.4使用Borland C++和SystemC_Win进行功能仿真161

6.4.1设计准备161

6.4.2打开一个设计163

6.4.3编译、执行163

6.5小结164

7.1.1 ISE 6.1i软件的安装165

第7章 Xilinx ISE 6.1i简明教程165

7.1设计准备165

7.1.2 ISE软件的运行及ModelSim的配置166

7.2 用VHDL语言设计输入167

7.2.1创建一个新工程167

7.2.2创建一个计数器源文件169

7.2.3 利用计数器模板向导生成设计170

7.3 仿真172

7.3.1 创建Testbench波形源文件172

7.3.2设置输入仿真波形173

7.3.4调用ModelSim进行仿真简介174

7.3.3生成预期输出响应174

7.3.5调用ModelSim进行行为仿真（Simulate Behavioral Model）176

7.3.6转换后仿真（Simulate Post-Translate VHDLModel）177

7.3.7调用ModelSim进行映射后仿真（Simulate Post-Map VHDLModel）177

7.3.8布局布线后的仿真（Simulate Post-Place Route VHDLModel）178

7.3.9使用ModelSim 5.7SE对设计进行仿真178

7.4用原理图设计输入179

7.4.1 将创建的VHDL模块生成一个原理图符号179

7.4.2创建一个顶层原理图（Top-Level Schematic）180

7.4.3 例化VHDL模块（Instantiating VHDLModule）180

7.4.4添加原理图连线（Wiring the Schematic）181

7.4.6为总线添加网络名182

7.4.5为连线添加网络名182

7.4.7 添加输入／输出引脚标记（I/O Markers）183

7.4.8 查看原理图生成的VHDL文件184

7.4.9查看综合后的RTL级电路图185

7.5对顶层文件进行仿真186

7.6设计实现189

7.7用EDIF设计输入191

7.7.1 设计输入191

7.7.2设计实现192

7.8用Verilog HDL设计输入193

7.9 下载配置194

7.10小结199

8.1 ModelSim的License及其加密方法200

第8章 使用ModelSim进行设计仿真200

8.2菜单和工具栏介绍202

8.2.1 标题栏202

8.2.2菜单栏203

8.2.3 工具栏208

8.2.4 状态栏208

8.3使用图形界面对设计进行仿真208

8.3.1创建新工程209

8.3.2为工程添加源文件210

8.3.4装载设计211

8.3.3编译211

8.3.5查看仿真波形窗口212

8.3.6设置信号驱动212

8.3.7开始仿真213

8.3.8仿真结果分析213

8.4使用命令行方式对设计进行仿真213

8.5TestBench及其在仿真中的应用216

8.5.1TestBench概述216

8.5.2使用TestBench对设计进行仿真216

8.6TEXTIO在仿真中的应用218

8.7 ModelSim的配置225

8.8 ModelSim中常用的几个命令231

8.9小结233

第9章 基于Synplify/Synplify Pro的FPGA高级综合设计234

9.1 Synplify/Synplify Pro简介234

9.2 一个例子来熟悉基本操作235

9.2.1新建一个工程235

9.2.2为工程添加设计文件236

9.2.3编译、综合237

9.2.4查看综合后的RTL视图238

9.2.5查看技术视图238

9.2.6添加约束文件239

9.2.7查看综合报告240

9.2.8修改约束文件241

9.2.9在Synplify/SynplifyPro 中调用ISE242

9.3在ISE 6.1中调用Synplify Pro243

9.3.1对ISE进行设置243

9.3.2 一个例子来说明244

9.4使用ISE 6.1自带的综合工具XST对设计进行综合245

9.5小结248

第10章 FPGA设计技巧 ISE高级设计工具249

10.1 Floorplanner概述249

10.2使用Floorplanner手动布局逻辑块249

10.2.2为工程添加源文件250

10.2.1新建ISE工程250

10.2.3综合设计252

10.2.4查看综合后的RTL视图252

10.2.5进入Floorplanner254

10.2.6使用Floorplanner进行资源分配254

10.2.7为设计添加约束文件256

10.2.8查看布局布线结果256

10.2.9 总结256

10.3使用FPGA Editor进行手动布局布线257

10.3.1 打开工程257

10.3.2进入FPGA Editor257

10.3.3导入设计258

10.3.4 自动布线259

10.3.5手动布线260

10.3.6规则检查260

10.3.7查看布局结果261

10.3.8总结261

10.4使用XPower分析设计的功耗261

10.4.1打开工程261

10.4.2新建仿真波形文件262

10.4.3 仿真生成VCD文件262

10.4.4进行功耗分析263

10.4.6参数设置265

10.4.5查看电池使用时间265

10.5 小结266

第11章 片内逻辑分析仪工具——ChipScope Pro267

11.1 ChipScope Pro概述267

11.2使用ChipScopePro内核生成器268

11.2.1使用ISE 6.1建立一个新工程268

11.2.2打开ChipScope Pro Core Generator269

11.2.3产生ICON核269

11.2.4 产生ILA内核271

11.2.5在VHDL设计流程中使用内核272

11.3使用ChipScope Pro内核插入器273

11.3.2 Core Inserter参数设置274

11.3.1使用ISE 6.1新建工程274

11.3.3使用Xilinx ISE将插入的核整个实现流程278

11.4使用ChipScope Pro分析器279

11.4.1 启动边界扫描链279

11.4.2配置目标器件280

11.4.3设置触发条件281

11.4.4运行并观察波形283

11.5 小结284

第12章 基于Internet的可重构逻辑技术及应用285

12.1 系统高级配置环境简介285

12.2.1 System ACE CF286

12.2 System ACE的实现286

12.2.2 System ACE MPM287

12.2.3 System ACE SC288

12.3基于嵌入式处理器的配置技术289

12.4基于Internet的可重构逻辑实现293

12.4.1 IRL的基本组成294

12.4.2 基于8位单片机的IRL实现295

12.4.3基于32位微处理器的IRL实现297

12.4.4 比较与应用299

12.5 PAVE299

12.6小结301

13.1.1 IP资源概述302

13.1.2 IP技术的形成302

第13章 IP资源复用与IP Core开发302

13.1 IP资源复用理念与IP Core概述302

13.1.3 IP开发的现状303

13.1.4 IP的发展面临的挑战304

13.1.5 IPCore设计304

13.2 HDL编码风格与编码指导306

13.2.1编写代码前的准备工作306

13.2.2 HDL编码风格307

13.2.3 HDL编码指导309

13.2.5 VHDL编码指导原则310

13.2.4 Verilog编码指导原则310

13.3 Xilinx IP Core打包工具（IP Capture）311

13.3.1 IP Capture工具概述311

13.2.6 了解适合综合工具的代码风格311

13.3.2 IP Capture用户界面312

13.3.3 IP Capture输出文件316

13.4 Xilinx IP Core生成工具（Core Generator）317

13.4.1 CORE Generator综述317

13.4.2 IP核生成器用户界面317

13.4.3 使用CORE Generator生成IP核的方法320

13.5.2安装包的定义323

13.5 Xilinx IP Core更新工具（Updates Installer）323

13.5.1 Updates Installer概述323

13.5.3设置用户计算机环境324

13.5.4代理设置324

13.5.5浏览器的路径325

13.5.6用户注册325

13.5.7 IP升级包所需的输入325

13.5.8 使用GUI安装IP Core326

13.5.9安装所选择的封装包326

13.6.1 实例概述327

13.6.2 IIR数字滤波器的运算结构327

13.6基于IP Core的设计实例327

13.5.10运行Get Models327

13.6.3数字滤波器参数设计328

13.6.4 IIR滤波器的硬件设计328

13.7小结339

第14章 PicoBlaze处理器IP Core开发与应用341

14.PicoBlaze处理器概述341

14.2基于Virtex-II系列器件应用的PicoBlaze处理器341

14.2.1PicoBlaze处理器功能及结构分析341

14.2.2 PicoBlaze的特性设置344

14.2.3 PicoBlaze指令集346

14.2.4 PicoBlaze处理器的控制信号359

14.2.5PicoBlaze汇编程序360

14.2.6程序语法365

14.2.7程序指令约束366

14.2.8汇编程序中的指令367

14.2.9与KCPSM代码兼容性369

14.2.10 中断处理370

14.2.11 CALL/RETURN堆栈373

14.2.12对于比较操作的一些提示373

14.3.1 PicoBlaze处理器功能及结构分析374

14.3基于Virtex-E和Spartan-II/IIE系列器件应用的PicoBlaze处理器374

14.3.2 PicoBlaze的特性设置377

14.3.3 PicoBlaze指令集377

14.3.4 PicoBlaze处理器的控制信号390

14.3.5 PicoBlaze汇编程序391

14.3.6程序语法393

14.3.7程序指令394

14.3.8汇编程序中的指令394

14.3.9与KCPSM2代码兼容性396

14.3.10中断处理397

14.3.12 PicoBlaze Macro的应用400

14.3.11 CALL/RETURN堆栈400

14.3.13对于应用的一些小提示402

14.4基于CPLD系列器件应用的PicoBlaze处理器413

14.4.1 PicoBlaze处理器功能及结构分析413

14.4.2 PicoBlaze的特性设置413

14.4.3 PicoBlaze指令集414

14.4.4 PicoBlaze汇编程序420

14.4.5程序语法421

14.4.6汇编程序中的指令422

14.4.7 PicoBlaze Macro的应用422

14.5小结424

15.1.1系统要求425

15.1.2软硬件平台支持425

15.1 EDK概述425

第15章 Xilinx SOPC集成开发环境EDK425

15.1.3集成IP Core支持426

15.2系统描述文件427

15.2.1 MHS文件427

15.2.2 MSS文件427

15.2.3 MVS文件428

15.3 EDK开发流程429

15.3.1 XPS介绍429

15.3.2 EDK设计流程实例431

15.3.3几种软硬件模式的说明441

15.3.4 几个需要用户修改的文件说明442

15.4 小结443

第16章 DSP开发工具System Generator444

16.1 System Generator概述444

16.1.1 系统需求445

16.1.2软件安装445

16.1.3利用System Generator进行系统级建模445

16.2 Xilinx Blockset介绍452

16.2.1 Xilinx模块定义453

16.2.2在Simulink模型中引用Xilinx模块453

16.2.3模块参数设置453

16.3.1基本单元（Basic Elements）456

16.3 Xilinx Blockset库中的模块介绍456

16.3.2 DSP模块460

16.3.3数学运算模块460

16.3.4存储器模块460

16.3.5通信模块461

16.3.6数据类型模块461

16.4 System Generator工程设计流程及实现461

16.4.1 利用辅助工具学习System Generator462

16.4.2设计实现463

16.4.3基于EDIF的设计流程464

16.4.4设计仿真464

16.4.5约束文件465

16.4.6设计实例467

16.5小结472

附录 实验指导473

实验1 数码管显示时钟473

实验2 音频信号发生器481

实验3 彩条信号显示488

实验4 从SRAM中读取数据并显示497

实验5 液晶模块显示字符串506

实验6 EDK设计MicroBlaze定时器中断512

实验7 SystemGenerator使用516

实验8 串行通信实验519

实验9 虚拟信号发生器与示波器实验530

参考文献535