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Verilog HDL基础知识2

第1章VerilogHDL语言概述2

1.1 HDL概念与发展历史2

1.2 Verilog HDL语言特点3

1.3 Verilog HDL语言开发流程9

1.4 Verilog HDL程序的基本结构11

1.4.1模块11

1.4.2模块调用20

第2章Verilog HDL语法基础22

2.1程序格式22

2.2注释22

2.3间隔符22

2.4数值23

2.5字符串25

2.6标识符27

2.7系统任务和函数28

2.8编译指令34

2.9数据类型43

2.9.1线网（Net）和变量（Variable）43

2.9.2标量（Scalar）与矢量（Vector）47

2.9.3线网（Net）数据类型48

2.9.4变量（Variable）数据类型53

2.9.5数组（Array）类型54

2.9.6参数56

2.9.7名字空间59

2.10表达式60

2.10.1操作符61

2.10.2操作数72

2.10.3延迟表达式76

2.10.4表达式的位宽77

2.10.5有符号表达式80

第3章 行为级建模82

3.1行为级建模的结构82

3.1.1过程块结构84

3.1.2 initial过程块85

3.1.3 always过程块87

3.2语句块90

3.2.1顺序语句块（begin-end）91

3.2.2并行语句块（fork-join）92

3.2.3顺序块和并行块的混合使用94

3.3时间控制97

3.3.1延时控制98

3.3.2边沿触发事件控制99

3.3.3电平敏感事件控制（wait语句）106

3.4赋值语句108

3.4.1过程赋值语句109

3.4.2阻塞型赋值语句和非阻塞型赋值语句114

3.4.3连续赋值语句和过程连续赋值语句119

3.5分支语句131

3.5.1 if-else条件分支语句131

3.5.2 case分支控制语句136

3.6循环控制语句141

3.6.1 forever循环语句141

3.6.2 repeat循环语句143

3.6.3 while循环语句145

3.6.4 for循环语句146

3.7任务（task）和函数（function）148

3.7.1任务（task）148

3.7.2函数（function）152

第4章 结构级建模160

4.1模块级建模160

4.1.1模块的定义160

4.1.2模块的端口161

4.1.3模块的调用164

4.1.4在模块调用时对参数值的更改170

4.2门级建模174

4.2.1内置基本门级元件174

4.2.2用户自定义基本元件（UDP）187

第5章Verilog HDL语句的综合198

5.1综合概述198

5.1.1综合的概念198

5.1.2数值集合与数据类型200

5.1.3储值单元的综合原则201

5.2连续赋值语句的综合201

5.3过程赋值语句的综合202

5.3.1阻塞赋值语句202

5.3.2非阻塞赋值语句203

5.4逻辑运算符的综合204

5.5算术运算符的综合205

5.5.1无符号运算205

5.5.2有符号运算206

5.5.3进位与位宽206

5.6关系运算符的综合207

5.7移位（shift）运算符综合208

5.8位选择综合209

5.9条件表达式的综合211

5.10 always语句的综合212

5.11 if语句的综合215

5.12 case语句的综合216

5.12.1从case语句综合出锁存器217

5.12.2 casez和casex语句的综合221

5.12.3并行的case语句223

5.12.4条件表达式使用常量的case语句225

5.13锁存器的综合227

5.14循环语句的综合230

5.14.1静态循环的综合231

5.14.2非静态循环的综合233

5.15 阻塞和非阻塞赋值234

5.16函数的综合237

5.17任务的综合238

5.18任意值／高阻的综合239

第6章 设计验证243

6.1后综合设计验证243

6.1.1基于仿真的验证244

6.1.2形式化验证244

6.2面向验证的编码风格244

6.2.1功能正确性245

6.2.2时序正确性248

6.3定时验证249

6.4时序分析基础250

6.4.1周期与最大时钟频率250

6.4.2时钟建立时间251

6.4.3时钟保持时间251

6.4.4时钟输出延时252

6.4.5引脚到引脚延时252

6.5定时验证的系统任务252

第7章Verilog HDL代码优化技巧254

7.1资源共享254

7.2公共子表达式257

7.3代码调整258

7.4公因子260

7.5触发器和锁存器的优化261

7.6代码大小263

7.7算术表达式树高度优化264

7.8运算符强度缩减266

Veriloq HDL应用编程实例268

第8章 组合电路设计实例268

8.1基本门电路268

8.2组合门电路271

8.3三态门电路273

8.4双向门电路274

8.5数据选择器与数据分配器276

8.5.1数据选择器276

8.5.2数据分配器278

8.6数据比较器280

8.7各种加法器（减法器）设计282

8.7.1行波进位加法器282

8.7.2进位链加法器283

8.7.3跳跃进位加法器286

8.8常用乘法器设计289

8.8.1基本乘法器289

8.8.2时序乘法器291

8.8.3阵列乘法器293

8.9伽罗华域GF（q）乘法器设计297

8.9.1应用背景298

8.9.2理论算法298

8.9.3基于弱对偶基的有限域比特并行乘法器建模301

8.9.4弱对偶基有限域乘法器程序说明304

8.10常用除法器设计307

8.10.1二进制恢复除法器307

8.10.2时序除法器设计310

8.11本章小结314

第9章 时序电路设计实例315

9.1 D触发器设计315

9.2四种计数器设计316

9.2.1通用二进制计数器316

9.2.2 Gray码计数器317

9.2.3 Johnson计数器319

9.2.4可预置加减计数器的设计320

9.3两种分频器设计322

9.3.1 Verilog HDL分频器322

9.3.2 PLL分频器324

9.4两种移位寄存器设计329

9.4.1通用移位寄存器330

9.4.2桶形移位寄存器330

9.5本章小结332

第10章 存储器电路设计实例333

10.1片内ROM的Verilog HDL建模333

10.2片内ROM的LPM应用334

10.3片上SRAM的Verilog HDL建模340

10.4片上SRAM的LPM建模342

10.5片外SRAM的LPM建模347

10.5.1 IS61LV25616芯片介绍347

10.5.2 IS61LV25616控制模块350

10.5.3 IS61LV25616控制器的测试模块352

10.5.4 IS61LV25616控制器的仿真354

10.6同步FIFO的Verilog HDL建模355

10.7同步FIFO的LPM建模360

10.8异步FIFO的Verilog HDL设计364

10.8.1 FIFO“空”／“满”检测364

10.8.2 FIFO模块结构366

10.8.3 FIFO源代码说明367

10.8.4异步FIFO的相关问题372

10.9本章小结373

第11章 数字通信与控制设计实例374

11.1时序状态机的设计374

11.1.1有限状态机（FSM）的分类375

11.1.2有限状态机常用的描述、开发方法375

11.1.3基于状态转移图（STG）的设计376

11.1.4基于算法状态机（ASM ）图的设计384

11.2伪随机序列应用设计388

11.2.1应用背景388

11.2.2理论知识390

11.2.3 PN序列应用实例392

11.2.4程序说明393

11.3积分梳状滤波器（CIC）设计395

11.3.1应用背景395

11.3.2理论算法396

11.3.3三级CIC抽取滤波器建模398

11.3.4程序说明401

11.4 CORDIC数字计算机的设计402

11.4.1应用背景403

11.4.2理论算法404

11.4.3用CORDIC计算正弦值、余弦值实例建模414

11.4.4程序说明416

11.5 UART收发器设计实例419

11.5.1 UART界面介绍419

11.5.2 UART传输时序420

11.5.3 UART分频器421

11.5.4 UART发送模块422

11.5.5 UART接收模块428

11.5.6 UART的硬件测试432

11.612C Master控制器设计实例434

11.6.1 I2C总线协议介绍434

11.6.2 AT24C02介绍434

11.6.3 I2C Master控制器代码设计437

11.6.4I2C Master控制器硬件测试444

11.7 SPI Master控制器设计实例446

11.7.1 SPI界面介绍446

11.7.2 SPI分频模块447

11.7.3 SPI主端发送数据部分449

11.7.4 SPI接收数据部分455

11.8曼彻斯特编码器、译码器设计实例460

11.8.1曼彻斯特码介绍460

11.8.2曼彻斯特码编码器460

11.8.3曼彻斯特译码器463

11.9 RS编码器、译码器设计实例465

11.9.1 RS编码器的设计465

11.9.2 RS（204,188）译码器的设计472

11.10本章小结499

第12章 数字频率测量设计实例500

12.1频率测量的常用方法500

12.2直接测频法502

12.2.1闸门产生模块502

12.2.2计数模块504

12.3周期测频法507

12.3.1周期计数模块508

12.3.2除法运算模块509

12.4等精度测频法511

12.4.1预设闸门模块511

12.4.2实际闸门模块512

12.4.3计数模块514

12.4.4频率计算模块516

12.5本章小结518