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第1章 Verilog语言入门辅导1

1．1 开始1

1．1．1 结构描述1

1．1．2 模拟binary ToESeg驱动源3

1．1．3 为模块建立端口5

1．1．4 为模块建立测试台6

1．2 组合电路的行为建模9

1．2．1 过程模型9

1．2．2 综合组合电路的规则11

1．3 时钟时序电路的行为建模11

1．3．1 建立有限状态机模型12

1．3．3 非阻塞赋值(“＜=”)15

1．3．2 综合时序系统的规则15

1．4 模块的层次17

1．4．1 计数器17

1．4．2 系统时钟18

1．4．3 将整个电路结合在一起19

1．4．4 将行为模块和结构模块连接在一起22

1．5 有限状态机和数据通道23

1．5．1 简单计算示例24

1．5．2 系统的数据通道24

1．5．3 数据通道功能模块的细节25

1．5．4 用连线将数据通道连在一起27

1．5．5 FSM说明28

1．6 周期精确的行为描述32

1．6．1 规范方法33

1．7 赋值语句的总结35

1．6．2 几点注释35

1．8 小结37

1．9 练习37

第2章 行为建模39

2．1 进程模型39

2．2 If-Then-Else40

2．2．1 else如何与if语句配对44

2．2．2 条件操作符45

2．3 循环语句46

2．3．1 四种基本循环语句46

2．3．2 循环的异常退出49

2．4 多分支语句50

2．4．1 If-Else-If50

2．4．2 Case50

2．4．4 Casez和Casex53

2．4．3 Case和If-Else-If的比较53

2．5 函数和任务54

2．5．1 任务56

2．5．2 函数59

2．5．3 结构视域61

2．6 作用域规则和层次名63

2．6．1 作用域规则64

2．6．2 层次名66

2．7 小结66

2．8 练习67

第3章 并发进程69

3．1 并发进程69

3．2 事件70

3．2．1 事件控制语句71

3．2．2 有名事件72

3．3 等待语句75

3．3．1 一个完整的生产者和消费者握手示例76

3．3．2 Wait语句和While语句的对比79

3．3．3 Wait语句和事件控制语句的比较80

3．4 并发进程示例80

3．5 简单流水线处理器86

3．5．1 基本处理器86

3．5．2 流水线之间的同步88

3．6 有名块的终止89

3．7 赋值语句内部控制和定时事件91

3．8 过程持续赋值94

3．9 顺序模块和并行模块95

3．10 练习98

4．1 引言100

第4章 逻辑级建模100

4．2 逻辑门与线网101

4．2．1 用基元逻辑门建模101

4．2．2 四级逻辑值104

4．2．3 线网105

4．2．4 模块例示与端口规范108

4．2．5 有关逻辑级的一个示例109

4．3 示例数组115

4．4 持续赋值118

4．4．1 组合电路的行为建模119

4．4．2 线网与持续赋值语句声明120

4．5 参数化定义123

4．6 行为级/结构级的混合示例127

4．7．1 门级建模示例131

4．7 逻辑延迟建模131

4．7．2 门和线网延迟133

4．7．3 时间单位的规定135

4．7．4 最小延迟、典型延迟和最大延迟136

4．8 模块中的延迟路径137

4．9 小结139

4．10 练习139

第5章 高级时序142

5．1 Verilog时序模型142

5．2 模拟器的基本模型145

5．2．1 门级模拟145

5．2．2 更通用的模型146

5．2．3 行为级模型的调度148

5．3．1 临近不确定区150

5．3 模拟算法的不确定行为150

5．3．2 Verilog是一种并发语言152

5．4 非阻塞过程赋值语句155

5．4．1 阻塞和非阻塞赋值的比较155

5．4．2 非阻塞赋值的一般用法156

5．4．3 事件驱动调度算法的扩展157

5．4．4 非阻塞赋值的举例分析159

5．5 小结162

5．6 练习题162

第6章 逻辑综合167

6．1 综合概述167

6．1．1 寄存器传输级系统167

6．1．2 限制声明168

6．2 使用门和持续赋值的组合逻辑168

6．3 用来说明组合逻辑的过程语句170

6．3．1 基础171

6．3．2 复杂形式——推断出的锁存器172

6．3．3 说明无关项174

6．3．4 过程循环结构175

6．4 时序元件的推断176

6．4．1 锁存器的推断176

6．4．2 触发器的推断178

6．4．3 小结180

6．5 三态器件的推断180

6．6 有限状态机的描述181

6．6．1 有限状态机的示例181

6．6．2 FSM说明的另一种方式184

6．7 逻辑综合的总结185

6．8 习题186

第7章 行为综合188

7．1 行为综合的介绍188

7．2 周期精确的说明189

7．2．1 always块的输入和输出189

7．2．2 always块的输入和输出关系190

7．2．3 复位功能说明193

7．3 米利/摩尔机的说明194

7．3．1 复杂控制的说明195

7．3．2 数据与控制路径的折中196

7．4 小结199

第8章 用户定义的基元200

8．1 组合基元200

8．1．1 用户定义基元的基本特征200

8．1．2 组合逻辑电路的描述202

8．2 时序基元203

8．2．1 电平敏感的基元204

8．2．2 边沿敏感的基元205

8．3 速记表示法207

8．4 电平敏感与边沿敏感混合的基元208

8．5 小结210

8．6 练习210

第9章 开关级建模212

9．1 动态MOS移位寄存器示例212

9．2 开关级建模216

9．2．1 强度建模216

9．2．2 强度的定义218

9．2．3 使用强度的示例220

9．2．4 电阻型MOS门221

9．3．1 二义性强度的说明223

9．3 二义性强度223

9．3．2 基本计算224

9．4 miniSim示例228

9．4．1 概述228

9．4．2 miniSim的源码229

9．4．3 模拟结果239

9．5 小结241

9．6 练习241

第10章 工程项目243

10．1 建立功耗模型243

10．1．1 对功耗进行建模243

10．1．2 需要做什么243

10．1．3 步骤244

10．2．2 磁盘格式245

10．2 软盘控制器245

10．2．1 介绍245

10．2．3 功能描述247

10．2．4 真实设备248

10．2．5 你一直想知道的有关CRC的各种情况249

10．2．6 起支持作用的Verilog模块249

附录A 学习指南251

A．1 结构描述251

A．2 测试台模块259

A．3 使用always的组合电路259

A．4 时序电路262

A．5 层次化描述264

A．6 有限状态机和数据通道264

A．7 周期精确描述265

附录B 词法266

B．1 空白符和注释266

B．2 操作符266

B．3 数字266

B．4 字符串267

B．5 标识符、系统名和关键字268

附录C Verilog操作符270

C．1 操作符表270

C．2 操作符优先级272

C．3 操作符真值表273

C．4 表达式的位数273

附录D Verilog门类型275

D．1 逻辑门275

D．3 BUFIF和NOTIF门276

D．2 BUF和NOT门276

D．4 MOS门277

D．5 双向门278

D．6 CMOS门278

D．7 Pullup和Pulldown门278

附录E 寄存器、存储器、整数和时间279

E．1 寄存器279

E．2 存储器280

E．3 整数和时间280

附录F 系统任务和函数282

F．1 Display和Write任务282

F．2 持续监视283

F．3 选通监视283

F．4 文件输出283

F．6 停止和完成284

F．5 模拟时间284

F．7 随机函数285

F．8 从磁盘文件读数据285

附录G 形式化语法定义286

G．1 形式化语法规范指南286

G．2 源文本290

G．3 声明291

G．4 基元示例293

G．5 模块例示294

G．6 UDP的声明和例示295

G．7 行为语句296

G．8 Specify部分298

G．9 表达式301

G．10 通用说明304