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第1章 集成电路设计中的基本概念1

1.1 集成电路设计方法分类1

1.1.1 正向设计与反向设计1

1.1.2 自顶向下的设计和自底向上的设计1

1.2 集成电路设计流程3

1.2.1 集成电路设计流程的概念和作用3

1.2.2 集成电路设计的一般流程3

1.3 集成电路设计的表示方法5

1.4 传统与现代集成电路设计的比较7

1.4.1 传统与现代集成电路设计方法的比较7

1.4.2 传统与现代集成电路设计流程的比较8

1.5 VHDL在电子系统硬件设计中的优点10

第2章 VHDL语言程序基础12

2.1 VHDL语言程序的结构12

2.1.1 VHDL语言程序设计的基本单元及其构成12

2.1.2 VHDL语言构造体的基本子结构20

2.1.3 VHDL的设计资源27

2.2 VHDL程序的描述方法31

2.2.1 VHDL的数据类型与运算符31

2.2.2 VHDL语言构造体的3种描述方式43

2.2.3 VHDL语言的基本描述语句61

第3章 基本逻辑单元的VHDL模型91

3.1 组合逻辑电路设计91

3.1.1 基本逻辑门设计91

3.1.2 编、译码器与选择器97

3.1.3 加法器和求补器101

3.1.4 三态门及总线缓冲器103

3.2 时序电路设计108

3.2.1 时钟信号和复位信号108

3.2.2 触发器111

3.2.3 寄存器117

3.2.4 计数器122

3.3 存储器128

3.3.1 存储器描述中的一些共性问题128

3.3.2 ROM(只读存储器)129

3.3.3 RAM(随机存储器)130

3.3.4 FIFO(先进先出堆栈)132

第4章 数字系统的系统级设计136

4.1 构造系统的算法模型136

4.2 构造算法模型的简单举例138

4.2.1 并串转换电路的算法模型138

4.2.2 移位乘法器的算法模型140

4.2.3 考虑时序关系的算法模型143

4.3 构造算法模型时需要注意的问题147

4.3.1 时序检查147

4.3.2 选取适于综合的模型构造风格150

4.3.3 处理复位的方法158

4.3.4 时分复用159

4.4 系统级算法模型设计举例——简单的4模块系统163

第5章 数字系统的寄存器传输级设计173

5.1 寄存器传输级的电路模型173

5.2 数据路径设计177

5.2.1 系统级的组合逻辑电路设计178

5.2.2 组合逻辑电路的行为域数据流模型184

5.2.3 组合逻辑电路的门级结构域综合187

5.2.4 组合逻辑电路设计方法小结192

5.3 控制单元设计193

5.3.1 有限状态机控制器设计195

5.3.2 微代码控制器设计206

5.4 超级精简指令集计算机(URISC)227

5.4.1 URISC处理器结构228

5.4.2 URISC处理器的控制229

5.4.3 URISC处理的状态序列和指令周期230

5.4.4 URISC系统232

5.4.5 在寄存器级设计URISC处理器233

5.4.6 URISC处理器中的微代码控制器235

5.4.7 URISC处理器的硬连线控制器237

第6章 数字系统的高层次综合240

6.1 数字系统高层次综合概述240

6.1.1 高层次综合的概念240

6.1.2 高层次综合的意义241

6.1.3 高层次综合的主要内容243

6.1.4 高层次综合的流程244

6.2 高层次综合的准备工作246

6.2.1 系统的算法级设计246

6.2.2 内部表示转化248

6.2.3 确定约束条件249

6.3 算子调度250

6.3.1 算子调度的基本概念250

6.3.2 ASAP和ALAP调度与时间特性评估250

6.3.3 表格调度算法253

6.3.4 分枝与边界调度算法256

6.3.5 力量引导调度算法257

6.3.6 算子的多周期调度与级联调度264

6.4 资源分配266

6.4.1 资源分配的概念266

6.4.2 资源分配的“贪婪”算法266

6.4.3 基于距离的资源分配算法268

6.4.4 资源分配的全通图算法272

6.5 寄存器分配273

6.5.1 寄存器分配的基本概念273

6.5.2 寄存器分配的方法274

6.6 连线网络的生成275

6.6.1 连线网络简述275

6.6.2 总线形式的连线网络276

6.6.3 点对点形式的连线网络278

6.7 控制码和控制器的设计279

6.7.1 控制码的生成279

6.7.2 控制码的优化280

6.7.3 控制器设计280

6.8 高层次综合的性能评估281

6.8.1 性能评估简述281

6.8.2 时间与频率特性评估282

6.8.3 资源代价评估282

6.8.4 寄存器代价评估283

6.8.5 连线网络代价评估283

6.8.6 控制器代价评估285

第7章 VHDL行为设计与高层次综合实例286

7.1 设计任务说明286

7.1.1 设计要求286

7.1.2 设计环境288

7.2 行为级设计与仿真288

7.2.1 功能模块划分288

7.2.2 各功能模块的行为级设计及其VHDL描述289

7.2.3 行为级仿真301

7.2.4 由行为级描述得到的系统评估308

7.3 高层次综合与综合结果仿真310

7.3.1 数据控制流图310

7.3.2 算子调度310

7.3.3 资源分配311

7.3.4 连线网络312

7.3.5 控制器与控制码312

7.3.6 高层次综合结果的VHDL描述及仿真316

7.4 行为级设计与高层次综合结果比较316

7.5 总结317

第8章 部分VHDL工具软件使用指南319

8.1 集成电路EDA工具概述319

8.1.1 集成电路EDA工具的主要领域319

8.1.2 集成电路EDA工具的构成321

8.2 Active-VHDL使用指南322

8.2.1 Active-VHDL概貌322

8.2.2 Active-VHDL的基本设计流程331

8.2.3 一个实际操作Active-VHDL的例子332

8.3 MaxplusⅡ使用指南351

8.3.1 MAXPULSⅡ概貌351

8.3.2 MAXPLUSⅡ基于VHDL语言的基本设计流程357

8.3.3 一个实际操作MAXPLUSⅡ的例子358

附录A IEEE标准程序包373

A.1 std-logic-1164程序包(多值逻辑体系)373

A.2 std-logic-arith程序包(基本算术运算)377

A.3 std-logic-unsigned程序包(无符号向量的算术运算)382

A.4 std-logic-signed程序包(有符号向量的算术运算)383

附录B VHDL常用语句样例386

B.1 类型声明语句(Type Declaration)386

B.2 子类型声明语句(Subtype Declaration)386

B.3 包声明语句(Package Declaration)386

B.4 实体语句(Entity Statement)386

B.5 结构语句(Architecture Statement)387

B.6 进程语句(Process Statement)387

B.7 元件声明语句(Component Declaration)387

B.8 元件例化语句(Component Instantiation)388

B.9 条件信号赋值语句(Conditional Signal Assignment)388

B.10 选择信号赋值语句(Select Signal Assignment)388

B.11 条件判断语句(If Statement)388

B.12 条件选择语句(Case Statement)389

B.13 FOR循环语句(For...loop Statement)389

B.14 WHILE循环语句(While...loop Statement)389

B.15 循环生成语句(For...generate Statement)389

B.16 条件生成语句(If...generate Statement)390

参考文献391