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第1章 概述1

1.1EDA技术及其发展1

1.2EDA技术实现的目标3

1.3硬件描述语言Verilog HDL4

1.4其他常用硬件描述语言5

1.5HDL综合6

1.6基于HDL的自顶向下设计方法8

1.7EDA技术的优势11

1.8EDA的发展趋势12

习题14

第2章 EDA设计流程及其工具15

2.1FPGA／CPLD开发流程15

2.1.1设计输入（原理图／HDL文本编辑）15

2.1.2综合16

2.1.3适配17

2.1.4时序仿真与功能仿真17

2.1.5编程下载18

2.1.6硬件测试18

2.2ASIC及其设计流程18

2.2.1ASIC设计方法简介18

2.2.2一般ASIC设计的流程20

2.3常用EDA工具21

2.3.1设计输入编辑器22

2.3.2HDL综合器22

2.3.3仿真器23

2.3.4适配器24

2.3.5下载器25

2.4Quartus Ⅱ简介25

2.5IP核简介26

习题28

第3章 FPGA／CPLD结构与应用29

3.1概述29

3.1.1可编程逻辑器件的发展历程29

3.1.2可编程逻辑器件的分类30

3.2简单PLD原理31

3.2.1电路符号表示31

3.2.2PROM32

3.2.3PLA34

3.2.4PAL35

3.2.5GAL36

3.3CPLD的结构与工作原理38

3.4FPGA结构与工作原理41

3.4.1查找表逻辑结构42

3.4.2Cyclone Ⅲ系列器件的结构与原理42

3.5硬件测试技术48

3.5.1内部逻辑测试48

3.5.2JTAG边界扫描测试48

3.5.3嵌入式逻辑分析仪52

3.6FPGA／CPLD产品概述52

3.6.1Lattice公司的CPLD器件系列52

3.6.2Xilinx公司的FPGA和CPLD器件系列53

3.6.3Altera公司的FPGA和CPLD器件系列55

3.6.4Actel公司的FPGA器件58

3.6.5Altera公司的FPGA配置方式与配置器件58

3.7编程与配置59

3.7.1使用JTAG的CPLD在系统编程60

3.7.2使用JTAG在线配置FPGA61

3.7.3FPGA专用配置器件61

3.7.4使用单片机配置FPGA63

3.7.5使用CPLD配置FPGA64

习题64

第4章 Verilog HDL设计初步66

4.1组合电路的Verilog HDL描述66

4.1.14选1多路选择器及其Verilog HDL描述166

4.1.24选1多路选择器及其Verilog HDL描述274

4.1.34选1多路选择器及其Verilog HDL描述376

4.1.44选1多路选择器及其Verilog HDL描述478

4.1.5简单加法器及其Verilog HDL描述79

4.2时序电路的Verilog HDL描述83

4.2.1边沿触发型D触发器及其Verilog描述84

4.2.2电平触发型锁存器及其Verilog描述85

4.2.3含异步清0和时钟使能结构的D触发器及其Verilog描述86

4.2.4含同步清0结构的D触发器及其Verilog描述87

4.2.5含异步清0的锁存器及其Verilog描述88

4.2.6Verilog的时钟过程描述注意要点88

4.2.7异步时序电路89

4.3计数器的Verilog HDL设计90

4.3.14位二进制加法计数器及其Verilog描述90

4.3.2功能更全面的计数器设计91

习题93

第5章 Quartus Ⅱ应用初步96

5.1基本设计流程96

5.1.1建立工作库文件夹和编辑设计文件96

5.1.2创建工程97

5.1.3编译前设置99

5.1.4全程编译100

5.1.5时序仿真101

5.1.6应用RTL电路图观察器104

5.2引脚设置与硬件验证105

5.2.1引脚锁定105

5.2.2编译文件下载106

5.2.3AS模式编程108

5.2.4JTAG间接模式编程配置器件108

5.2.5USB-Blaster编程配置器件使用方法110

5.2.6其他的锁定引脚方法110

5.3嵌入式逻辑分析仪使用方法112

5.4编辑SignalTap Ⅱ的触发信号116

5.5原理图输入设计方法117

5.5.1层次化设计流程118

5.5.2应用宏模块的多层次原理图设计121

5.5.374系列宏模块逻辑功能真值表查询125

习题125

实验与设计126

5-1设计含异步清0、同步加载与时钟使能的计数器126

5-24选1多路选择器设计实验127

5-3采用原理图输入法设计8位全加器128

5-4十六进制7段数码显示译码器设计128

5-5采用原理图输入法设计8位十进制显示的频率计130

5-6数码扫描显示电路设计130

第6章 Verilog HDL设计进阶132

6.1过程结构中的赋值语句132

6.1.1过程中的阻塞式赋值132

6.1.2过程中的非阻塞式赋值133

6.1.3进一步了解阻塞式和非阻塞式赋值的内在规律134

6.2过程语句归纳138

6.3移位寄存器之Verilog HDL设计141

6.3.1含同步并行预置功能的8位移位寄存器设计142

6.3.2移位模式可控的8位移位寄存器设计143

6.3.3使用移位操作符设计移位寄存器144

6.3.4使用循环语句设计乘法器145

6.4if语句概述149

6.5双向和三态电路设计152

6.5.1三态控制电路设计152

6.5.2双向端口设计153

6.5.3三态总线电路设计154

6.6不同类型的分频电路设计156

6.6.1同步加载分频电路设计157

6.6.2异步加载分频电路设计159

6.6.3异步清0分频电路设计159

6.6.4同步清0分频电路设计160

6.7半整数与奇数分频电路设计161

6.8Verilog HDL的RTL表述162

6.8.1行为描述163

6.8.2数据流描述164

6.8.3结构描述164

习题165

实验与设计166

6-1半整数与奇数分频器设计166

6-2简易分频器设计166

6-3VGA彩条信号显示控制电路设计167

6-4基于时序电路的移位相加型8位硬件乘法器设计170

6-5移位寄存器设计171

6-6串／并转换数码静态显示控制电路设计172

6-7并／串转换扩展输入口电路设计172

第7章 宏功能模块与IP应用173

7.1宏功能模块概述173

7.1.1知识产权核的应用173

7.1.2使用MegaWizard Plug-In Manager174

7.1.3在Quartus Ⅱ中对宏功能模块进行例化175

7.2LPM计数器模块使用方法175

7.2.1LPM COUNTER计数器模块文本文件的调用176

7.2.2LPM计数器程序与参数传递语句177

7.2.3创建工程与仿真测试178

7.3基于LPM的流水线乘法累加器设计179

7.3.1LPM加法器模块设置调用180

7.3.2LPM乘法器模块设置调用181

7.3.3乘法累加器的仿真测试181

7.3.4乘法器的Verilog文本表述和相关属性设置182

7.4LPM随机存储器的设置和调用183

7.4.1存储器初始化文件生成183

7.4.2LPM RAM的设置和调用185

7.4.3对LPM RAM仿真测试187

7.4.4Verilog的存储器描述及相关属性187

7.5LPM ROM的定制和使用示例190

7.5.1LPM ROM的定制、调用和测试191

7.5.2LPM存储器模块取代设置191

7.5.3简易正弦信号发生器设计192

7.5.4正弦信号发生器硬件实现和测试193

7.6在系统存储器数据读写编辑器应用194

7.7FIFO定制196

7.8LPM嵌入式锁相环调用197

7.8.1建立嵌入式锁相环元件197

7.8.2联合设计与测试199

7.8.3测试锁相环199

7.9NCO核数控振荡器使用方法200

7.10使用IP Core设计FIR滤波器202

7.118051单片机IP核应用204

7.12DDS实现原理与应用206

7.12.1DDS实现原理206

7.12.2DDS信号发生器设计208

习题210

实验与设计210

7-1查表式硬件运算器设计210

7-2简易正弦信号发生器设计211

7-38位数码显示频率计设计212

7-4简易逻辑分析仪设计213

7-5DDS信号发生器设计214

7-6DDS移相信号发生器设计214

7-74×4阵列键盘键信号检测电路设计215

7-88051单片机IP核SOC片上系统设计实验217

7-9VGA简单图像显示控制模块设计217

第8章 Verilog有限状态机设计219

8.1Verilog HDL状态机的一般形式219

8.1.1为什么要使用状态机220

8.1.2一般有限状态机的结构221

8.1.3状态机设计初始控制与表述224

8.2Moore型有限状态机的设计225

8.2.1ADC采样控制设计及多过程结构型状态机226

8.2.2序列检测器之状态机设计230

8.3Mealy型有限状态机的设计231

8.4SystemVerilog的枚举类型应用234

8.5状态机图形编辑设计方法234

8.6状态编码237

8.6.1直接输出型编码237

8.6.2宏定义命令语句′define240

8.6.3顺序编码240

8.6.4一位热码状态编码241

8.6.5状态编码设置241

8.7非法状态处理243

8.7.1程序直接导引法243

8.7.2状态编码监测法244

8.7.3借助EDA优化控制工具生成安全状态机245

8.8硬件数字技术排除毛刺245

8.8.1延时方式去毛刺245

8.8.2逻辑方式去毛刺247

8.8.3定时方式去毛刺248

习题248

实验与设计249

8-1序列检测器设计249

8-2并行ADC采样控制电路实现与硬件验证250

8-3数据采集模块和简易存储示波器设计251

8-45功能智能逻辑笔设计252

8-5比较器加DAC器件实现ADC转换功能电路设计253

8-6通用异步收发器UART设计254

8-7点阵型与字符型液晶显示器驱动控制电路设计255

8-8串行ADC／DAC采样或信号输出控制电路设计256

8-9数字温度传感器DS18B20测控电路设计256

8-10AM幅度调制信号发生器设计256

8-11硬件消抖动电路设计258

第9章 Verilog HDL基本要素与语句259

9.1Verilog HDL文字规则259

9.2Verilog HDL数据类型261

9.2.1网线类型（Net型）261

9.2.2寄存器类型（Register型）262

9.2.3存储器类型262

9.3操作符262

9.4Verilog HDL语句263

9.4.1initial过程语句264

9.4.2forever循环语句265

9.4.3编译指示语句265

9.4.4任务和函数语句267

9.5基于库元件的结构描述269

习题271

实验与设计271

9-1硬件乐曲演奏电路设计271

9-2直流电机综合测控系统设计275

9-3等精度频率／脉宽／占空比／相位多功能测试仪设计277

9-4正交幅度调制与解调系统实现283

9-5PC机键盘经UART串口控制模型电子琴电路设计284

9-6基于M9K RAM型LPM移位寄存器设计286

9-7单片全数字型DDS函数信号发生器设计286

9-8PS2键盘控制模型电子琴电路设计287

9-9乒乓球游戏电路设计288

第10章 系统优化、时序分析和Synplify应用289

10.1资源优化289

10.1.1资源共享290

10.1.2逻辑优化291

10.1.3串行化292

10.2速度优化293

10.2.1流水线设计293

10.2.2寄存器配平295

10.2.3关键路径法296

10.2.4乒乓操作法296

10.2.5加法树法297

10.3优化设置与时序分析297

10.3.1Settings设置297

10.3.2HDL版本设置及Analysis&Synthesis功能298

10.3.3Analysis&Synthesis的优化设置298

10.3.4适配器Fitter设置298

10.3.5SignalProbe使用方法299

10.3.6增量布局布线控制设置300

10.3.7使用Design Assistant检查设计可靠性301

10.3.8时序设置与分析301

10.3.9查看时序分析结果303

10.3.10适配优化设置示例304

10.3.11LogicLock优化技术305

10.4Chip Planner应用306

10.4.1Chip Planner应用实例306

10.4.2Chip Planner功能说明307

10.4.3利用Change Manager检测底层逻辑308

10.5Synplify Pro的应用及其与Quartus Ⅱ接口309

10.5.1Synplify Pro设计指南310

10.5.2Synplify Pro与Quartus Ⅱ的接口方法312

习题313

实验与设计314

10-1SPWM脉宽调制控制系统设计314

10-2基于DES数据加密标准的加解密系统设计317

10-3采用流水线技术设计高速数字相关器317

10-4线性反馈移位寄存器设计318

10-5步进电机细分控制电路设计319

10-6基于Verilog表述的流水线乘法器设计321

10-7基于CPLD的 FPGA PS模式编程配置控制电路设计321

10-8基于FT245BM的USB通信控制模块设计323

10-9数字彩色液晶显示控制电路设计323

10-10GPS应用的通信电路设计323

10-11VGA动画图像显示控制电路设计324

10-12状态机控制串／并转换8数码静态显示324

10-13SignalProbe／Synplify应用等的综合实验325

第11章 Verilog仿真验证326

11.1Verilog仿真方法与仿真流程326

11.2使用ModelSim进行仿真329

11.3系统任务、系统函数和预编译语句334

11.3.1系统任务、系统函数334

11.3.2预编译语句339

11.4基本元件与用户自定义元件（UDP）340

11.4.1基本元件及其用法340

11.4.2用户自定义元件（UDP）344

11.5延时模型347

11.5.1赋值延时347

11.5.2门延时348

11.5.3延时说明块349

11.6Verilog其他仿真语句349

11.6.1initial语句349

11.6.2fork-join块语句350

11.6.3wait语句352

11.6.4force、release语句352

11.6.5deassign语句353

11.7仿真激励信号的产生353

11.8Verilog Test Bench（测试基准）355

11.9Verilog数字系统仿真356

习题357

实验与设计357

11-1在ModelSim上进行4位计数器仿真357

11-2在ModelSim上进行16位累加器设计仿真358

第12章 SOPC技术359

12.1Nios Ⅱ嵌入式CPU核359

12.1.1Nios Ⅱ处理器359

12.1.2Nios Ⅱ系统的优势360

12.2Nios Ⅱ设计流程及外围接口362

12.2.1Nios Ⅱ系统设计流程362

12.2.2Avalon总线外设363

12.2.3DMA内核365

12.2.4自定制硬件指令366

12.3.Nios Ⅱ系统设计流程367

12.3.1Nios Ⅱ硬件系统设计流程367

12.3.2Nios Ⅱ软件设计流程371

12.4Nios Ⅱ系统深入设计376

12.4.1用户自定义组件设计376

12.4.2用户自定义指令设计377

12.4.3IDE Flash编程下载378

12.5SOPC综合设计380

实验与设计384

12-1多功能数字钟384

12-2彩色液晶显示控制电路设计384

12-3基于Nios Ⅱ的直流电机控制385

12-4自定制硬件乘法器385

12-5乐曲演播控制386

12-6基于UART的I2C总线传输386

12-7基于Nios Ⅱ的等进度频率计程序设计387

附录A EDA开发系统相关软硬件简介388

A.1KX 7C5E+型EDA开发系统配置及实验简介388

A.2辅助开发板A使用简介391

A.3辅助开发板B使用简介393

A.4KX PK4等系列EDA实验开发系统实验图394

A.5MIF文件生成器使用方法396

参考文献399