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第1章 ASIC的概念和设计流程1

1.1 VLSI工艺进步带来的变化1

1.2 图像处理领域对专用硬件电路的需求6

1.2.1 图像低层处理算法6

1.2.2 图像中层处理算法7

1.2.3 图像高层处理算法8

1.2.4 图像中低层处理算法的加速策略9

1.3 ASIC设计流程简述13

1.3.1 设计任务的定义13

1.3.2 体系结构设计14

1.3.3 RTI代码设计和验证14

1.3.4 综合15

1.3.5 形式验证和后仿真16

1.3.6 布局布线17

1.3.7 寄生参数提取17

1.3.8 生成版图17

1.3.9 物理设计17

第2章 图像处理ASIC的基本架构和常用模块19

2.1 影响ASIC实现效率的因素19

2.1.1 高计算强度19

2.1.2 计算并行性20

2.1.3 存在强相关性的例子21

2.1.4 数据空间分布的局部性和重用性25

2.1.5 有限的中间结果29

2.2 图像处理ASIC的常用结构30

2.2.1 数据传输格式及输入数据接口30

2.2.2 图像二维数据处理窗口生成33

2.2.3 窗口位于图像边界的处理35

2.3 数据路径并行策略43

2.3.1 全并行实现43

2.3.2 全串行实现45

2.3.3 部分并行实现45

第3章 时序问题和解决方法47

3.1 硬件电路的基本组成和特点47

3.1.1 组合逻辑电路47

3.1.2 时序电路49

3.1.3 存储器50

3.2 时序相关概念55

3.2.1 同步电路与异步电路55

3.2.2 时序参数的定义56

3.2.3 时钟偏差与时钟抖动58

3.3 时序分析与时序违例60

3.4 亚稳态与同步器63

3.5 跨时钟域信号传输的方法65

3.5.1 异步时钟域之间传输信号的一般问题65

3.5.2 异步FIO中的跨时钟域信号处理66

3.5.3 异步复位信号处理70

第4章 大模板卷积ASIC设计方案73

4.1 设计目标73

4.2 卷积运算常用实现方案73

4.2.1 FB结构74

4.2.2 SWPB结构75

4.2.3 MWPB结构76

4.3 技术指标分析77

4.4 大模板卷积ASIC总体框图79

4.5 各模块设计81

4.5.1 图像输入前端FIFO81

4.5.2 图像输入后端FIFO82

4.5.3 图像存储SPRAM控制83

4.5.4 运算单元像素寄存器控制86

4.5.5 图像SPRAM地址控制86

4.5.6 模板存储模块89

4.5.7 计算模块90

第5章 图像旋转ASIC设计93

5.1 设计目标93

5.2 算法分析94

5.2.1 三步平移旋转算法94

5.2.2 图像插值算法96

5.2.3 插值误差分析99

5.2.4 算法仿真与验证101

5.3 流水线图像旋转ASIC架构设计102

5.3.1 硬件实现面临的问题102

5.3.2 流水线实现方案102

5.3.3 定点误差分析与字长优化105

5.4 流水线图像旋转ASIC模块设计109

5.4.1 中心控制器设计110

5.4.2 输入/输出接口电路设计112

5.4.3 流水线暂停电路设计117

5.4.4 异常处理电路120

第6章 连通域标记与轮廓跟踪122

6.1 连通域标记算法分析122

6.2 两次逐行逐列逐像素扫描算法123

6.2.1 算法总流程123

6.2.2 图像初步标记124

6.2.3 等价表初始化与等价关系记录126

6.2.4 整理等价表127

6.2.5 图像标记代换128

6.3 轮廓跟踪算法硬件加速方案129

6.4 标记ASIC系统设计131

6.4.1 芯片功能与整体结构131

6.4.2 图像存储器数据组织与传输方式132

6.4.3 特征值存储器设置133

6.4.4 行像素及行标记缓存134

6.5 标记ASIC顶层状态机134

6.6 标记处理模块设计137

6.6.1 初步标记模块137

6.6.2 等价标记对记录模块139

6.6.3 等价表整理模块143

6.6.4 标记代换及特征值统计流水线模块145

第7章 红外焦平面非均匀性校正SoC146

7.1 设计目标146

7.2 红外焦平面非均匀性校正算法147

7.2.1 基于定标的校正算法148

7.2.2 基于场景的红外焦平面无效像元检测149

7.2.3 场景自适应校正算法152

7.3 非均匀性校正SoC结构设计159

7.3.1 功能划分159

7.3.2 非均匀性校正SoC整体结构160

7.4 内嵌的MIPS架构处理器162

7.5 片上总线及互连结构164

7.5.1 Wishbone总线介绍164

7.5.2 校正SoC总线传输模式167

7.5.3 总线互连结构170

7.6 校正ASIC模块设计171

7.6.1 校正ASIC模块整体结构171

7.6.2 校正SoC整体状态机174

7.6.3 Wishbone接口模块设计176

7.6.4 校正ASIC模块设计177

7.7 处理器软件设计193

7.8 校正SoC的验证196

7.8.1 SoC验证方法与技术概要196

7.8.2 软件功能仿真198

7.8.3 形式验证202

7.8.4 FPGA原型验证203

参考文献207