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第1章 电子系统集成设计概述1

1.1 数字系统和VLSI3

1.1.1 数字系统集成3

1.1.2 数字系统设计分类4

1.1.3 系统集成的一些专题6

1.1.4 系统集成的技术背景7

1.2 ASIC/SOC设计与CAX9

1.2.1 设计要素点评9

1.2.2 计算机辅助技术10

1.2.3 EDA引发电子设计革命12

1.3 ASIC/SOC设计与制造13

1.3.1 VLSI制造工艺13

1.3.2 MOSIS投片服务14

1.3.3 ASIC/SOC学术交流15

1.3.4 相关课程设置15

1.4.1 计算机版图设计16

1.4 电子设计技术16

1.4.2 计算机辅助分析17

1.4.3 电子设计简化流程17

1.4.4 电子设计标准化18

1.4.5 电子设计特点19

1.4.6 电子设计功能分解20

1.5 EDA设计工具23

1.5.1 工程工作站23

1.5.2 微型计算机24

1.5.3 计算机网络26

1.5.4 工作站软件27

1.5.5 微机软件28

1.6 课程设计习题29

第2章 IC制造与测试31

2.1 IC工艺牵动设计33

2.1.1 VLSI工艺回顾33

2.1.2 深亚微米工艺特点34

2.1.3 制造影响设计34

2.2.1 MOS晶体管结构35

2.2 MOS晶体管与连线35

2.2.2 CMOS结构36

2.2.3 连线和连接孔37

2.3 VLSI加工流程38

2.3.1 IC制造工序38

2.3.2 双阱与不同工艺38

2.3.3 BiCMOS工艺40

2.3.4 CMOS工艺流程40

2.4.1 IC版图对应于线路42

2.4 线路、版图与掩模42

2.4.2 设计制造的纽带--掩模43

2.5 IC测试与故障43

2.5.1 IC测试概述44

2.5.2 故障模型与模拟44

2.5.3 面向测试的设计45

2.5.4 自动测试模板生成47

2.6 课程设计习题48

第3章 ASIC底层电路及版图设计49

3.1 CMOS反相器51

3.1.1 反相器静态特性51

3.1.2 反相器动态特性52

3.1.3 反相器功耗和速度53

3.1.4 BiCMOS反相器54

3.2 存储器和I/O电路56

3.2.1 存储器56

3.3 模拟ASIC电路58

3.2.2 I/O电路58

3.3.1 模拟ASIC设计特点59

3.3.2 模拟标准单元59

3.3.3 模拟小信号处理标准单元库61

3.4 ASIC半定制技术62

3.4.1 ASIC设计约束62

3.4.2 门阵列设计技术63

3.4.3 基于标准单元库的设计65

3.5 平面规划与布局布线66

3.5.1 平面规划66

3.5.3 布线68

3.5.2 布局68

3.6 IC版图设计与电气规则70

3.6.1 设计规则检查70

3.6.2 λ和SCMOS设计规则71

3.6.3 电气规则检查72

3.7 IC版图格式73

3.7.1 CIF格式基本命令73

3.8 课程设计习题75

3.7.3 PG格式75

3.7.2 GDSⅡ格式75

3.9 版图设计工具Tanner Tools76

3.9.1 设计流程76

3.9.2 软件安装与模块77

3.9.3 原理图绘制与转换78

3.9.4 逻辑模似器79

3.9.5 全定制版图编辑L-Edit80

3.9.6 版图设计命令83

3.9.8 自动布局布线SPR85

3.9.7 标准单元库85

3.9.10 版图网表、器件及参数提取86

3.9.9 设计规则检查86

3.9.11 版图校验87

第4章 数字电路设计技术89

4.1 CMOS门电路91

4.1.1 逻辑功能函数91

4.1.2 静态逻辑CMOS门92

4.1.3 单级门及网络延迟95

4.2.2 电路中的时序96

4.2 时序与时序电路96

4.2.1 组合电路与时序电路96

4.2.3 电路时序分析97

4.2.4 同步与异步电路98

4.3 时序逻辑设计99

4.3.1 锁存器与触发器99

4.3.2 基本整形电路102

4.3.3 时序网络结构和时钟规则103

4.3.4 状态机分析与设计105

4.4 算术逻辑构件设计106

4.4.1 引言106

4.4.2 组合桶形移位器108

4.4.3 加法器109

4.4.4 广义加法器110

4.4.5 减法器与比较器110

4.4.6 乘法器110

4.4.7 数据通路版图设计112

4.5 分析、仿真与验证113

4.5.1 分析114

4.5.2 仿真115

4.5.3 验证115

4.6 设计综合与优化116

4.6.1 系统行为综合116

4.6.2 门级逻辑综合117

4.6.3 管级电路综合118

4.7.1 EDIF标准版本与用途119

4.7 EDIF格式119

4.7.2 EDIF文件结构120

4.7.3 EDIF电路网表文件121

4.7.4 EDIF电原理图文件及其转换123

4.8 课程设计习题123

4.9 电路设计工具Viewlogic124

4.9.1 Viewlogic电路设计简介124

4.9.2 ViesDraw电路图绘制工具125

4.9.3 ViewSim逻辑模拟命令126

第5章 可编程器件底层设计129

5.1 可编程芯片概述131

5.1.1 FPGA简介131

5.1.2 编程技术132

5.1.3 I/O单元133

5.1.4 FPGA分类133

5.2 Xilinx FPGA结构134

5.2.1 概述134

5.2.2 内部结构135

5.2.3 内连线136

5.3.1 设计流程之一(原理过程)137

5.3 FPGA版图设计137

5.3.2 设计流程之二(文件变化)138

5.3.3 FPGA版图自动设计138

5.3.4 FPGA版图手工编辑140

5.4 FPGA编程及嵌入设计142

5.4.1 FPGA编程142

5.4.2 FPGA构造模式143

5.5.1 Altera CPLD进展145

5.5 FPGA和CPLD进展述评145

5.5.2 Xilinx FPGA进展146

5.6 课程设计习题147

第6章 VHDL硬件设计语言149

6.1 VHDL语言设计概述151

6.1.1 简介151

6.1.2 设计单元和库152

6.1.3 VHDL优点152

6.1.5 VHDL开发环境153

6.1.4 表现手法153

6.2 VHDL可编译源设计单元154

6.2.1 库155

6.2.2 集合包156

6.2.3 实体号157

6.2.4 构造体158

6.2.5 配置说明163

6.2.6 课程设计与练习164

6.3 VHDL语言基础知识166

6.3.1 标量类型数据167

6.3.2 复合类型数据169

6.3.3 客体171

6.3.4 操作符与表达式172

6.3.5 预定义属性173

6.3.6 课程设计与练习174

6.4 时序语句与行为描述177

6.4.1 进程语句及其特点177

6.4.3 时序语句179

6.4.2 进程中的说明部分179

6.4.4 子程序183

6.4.5 课程设计与练习186

6.5 信号与信号赋值187

6.5.1 网表结构性信号188

6.5.2 进程通信信号188

6.5.3 对进程及端口中信号的说明189

6.5.4 信号赋值及延迟190

6.5.6 进程的挂起和激活运行192

6.5.5 模拟循环中的活动192

6.5.7 信号赋值中的延迟模型193

6.5.8 决断函数193

6.5.9 课程设计与练习195

6.6 并发行为性语句与数据流描述196

6.6.1 一般并发信号赋值197

6.6.2 并发条件信号赋值197

6.6.3 并发选择信号赋值198

6.6.4 并发过程调用198

6.6.5 块语句199

6.6.6 思考题200

6.7 元件层次与结构描述201

6.7.1 元件实例生成和层次结构201

6.7.2 产生语句204

6.7.3 配置205

6.7.4 类属207

6.7.5 VHDL综合209

6.7.6 课程练习210

6.8.1 例一 交通红绿灯控制器211

6.8 VHDL设计举例211

6.8.2 例二 四选一开关214

6.8.3 例三 类属应用215

6.8.4 课程练习216

6.9 课程设计复习218

6.9.1 电路设计测验一218

6.9.2 电路设计测验二224

6.9.3 电路设计测验三227

6.9.4 设计练习题230

6.10.1 简介232

6.10 VHDL设计工具V-System232

6.10.2 用VHDL编写激励仿真234

6.10.3 V-System环境直接仿真235

6.11 VHDL相关标准236

6.11.1 VHDL保留字236

6.11.2 STANDARD集合包237

6.11.3 TEXTIO集合包240

6.11.4 VHDL句法汇总241

6.11.5 STD_LOGIC_1164集合包261

第7章 Verilog HDL硬件设计语言265

7.1 Verilog HDL概要267

7.1.1 Verilog HDL特点267

7.1.2 Verilog HDL模块267

7.1.3 Verilog HDL设计简例269

7.2 Verilog HDL基础知识270

7.2.1 数据及类型270

7.2.2 表达式中的运算符274

7.3.1 内置门与开关基元277

7.3 逻辑门及时延模型277

7.3.2 用户定义基元--UDP278

7.3.3 线网时延和门时延279

7.4 数据流风格描述280

7.5 行为风格描述281

7.5.1 过程与块语句282

7.5.2 过程中的赋值285

7.5.3 过程中的程序控制语句286

7.5.4 行为风格设计举例291

7.6 结构风格描述293

7.7 编译仿真辅助技术294

7.7.1 编译预处理宏命令294

7.7.2 仿真交互技术--系统函数和任务297

7.8 Verilog HDL设计测试技术302

7.8.1 标量与矢量302

7.8.2 激励与时钟变量303

7.8.3 测试程序303

7.8.4 文本文件的向量读写305

7.9 Verilog HDL与VHDL对比306

7.10 课程设计习题307

7.11 IEEE-1364 Verilog HDL标准309

7.11.1 Verilog HDL保留关键字309

7.11.2 Verilog HDL句法汇总310

第8章 ASIC/SOC系统设计技术331

8.1 时序电路与时序设计333

8.1.1 同步系统的时钟错位333

8.1.2 自时序异步电路335

8.2.1 逻辑与物理结构336

8.2 系统与电路结构设计336

8.2.2 数据通路337

8.2.3 寄存器转移结构338

8.2.4 系统结构调度与分配339

8.3 处理器并行算法与结构341

8.3.1 引言341

8.3.2 SIMD结构343

8.3.3 MISD--流水线343

8.3.4 MIMD--Systolic结构345

8.4 芯片内外互连技术346

8.4.1 线电容与串扰分析347

8.4.2 电阻与电迁徙350

8.4.3 电感与I/O设计352

8.4.4 封装互连354

8.5 芯片低功耗设计355

8.5.1 引言355

8.5.2 开关电流356

8.5.4 亚阈值电流和漏电流357

8.5.3 撬棍电流357

8.6 可测性设计与可靠性分析359

8.6.1 可测性设计359

8.6.2 可靠性分析360

8.7 ASIC/SOC设计方法学363

8.7.1 设计方法学要点363

8.7.2 IBM方法学举例369

8.7.3 课程述评370

8.7.4 系统设计习题371

主要参考文献372