Xilinx FPGA设计权威指南2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

Xilinx FPGA设计权威指南PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 Xilinx FPGA设计流程1

1.1 设计流程1

1.2 设计输入和综合3

1.2.1 层次化设计3

1.2.2 原理图输入4

1.2.3 HDL输入和综合5

1.3 设计实现6

1.3.1 FPGA设计实现6

1.3.2 CPLD设计实现7

1.4 设计验证8

1.4.1 仿真9

1.4.2 静态时序分析13

1.4.3 电路验证13

1.5 IP核复用技术14

1.5.1 IP核分类14

1.5.2 IP核优化15

1.5.3 IP核生成16

第2章 Xilinx FPGA结构及分类17

2.1 CPLD原理及结构17

2.1.1 功能块18

2.1.2 宏单元19

2.1.3 快速连接矩阵20

2.1.4 输入输出块20

2.2 FPGA原理及结构21

2.2.1 查找表结构及功能22

2.2.2 可配置逻辑块23

2.2.3 时钟资源和时钟管理单元25

2.2.4 块存储器资源30

2.2.5 互联资源32

2.2.6 专用的DSP模块32

2.2.7 输入输出块34

2.2.8 吉比特收发器36

2.2.9 PCI-E模块36

2.2.10 XADC模块37

2.3 Xilinx可编程逻辑器件分类39

2.3.1 Xilinx CPLD芯片介绍39

2.3.2 Xilinx FPGA芯片介绍41

2.3.3 Xilinx最新一代7系列49

2.4 Xilinx配置存储器57

2.4.1 平台Flash在系统可编程PROM57

2.4.2 平台Flash高密度存储和配置器件58

第3章 HDL高级设计技术60

3.1 HDL语言60

3.1.1 HDL语言设计FPGA的优势60

3.1.2 使用HDL语言设计FPGA61

3.2 混合语言设计支持63

3.3 层次化设计64

3.3.1 层次化设计的优缺点64

3.3.2 在分层设计中使用综合工具65

3.4 选择数据类型（只限于VHDL）66

3.4.1 使用std_logic(IEEE 1164)66

3.4.2 声明端口66

3.4.3 端口声明中的数组67

3.5 使用’timescale指令（只限于Verilog）68

3.6 if和case描述比较68

3.6.1 if设计描述69

3.6.2 case设计描述70

3.6.3 避免出现锁存器71

3.7 逻辑结构设计75

3.7.1 逻辑结构的分类及实现75

3.7.2 数字信号处理中的逻辑结构77

3.8 逻辑复制和复用技术79

3.8.1 逻辑复制技术79

3.8.2 逻辑复用（共享）技术81

3.9 并行和流水技术81

3.9.1 并行设计技术82

3.9.2 流水设计技术83

3.10 同步和异步单元处理技术86

3.10.1 同步单元处理技术86

3.10.2 异步单元处理技术88

3.11 控制信号89

3.11.1 置位、复位和综合优化89

3.11.2 使用时钟使能引脚代替门控时钟91

3.11.3 转换门控时钟到时钟使能92

3.12 寄存器／锁存器和RAM的初始状态93

3.12.1 寄存器和锁存器的初始化状态93

3.12.2 RAM的初始化状态94

3.13 有限自动状态机设计97

3.13.1 有限状态机分类97

3.13.2 有限状态机设计97

3.14 存储器的实现100

3.14.1 推断RAM101

3.14.2 例化RAM103

3.15 移位寄存器的实现103

3.15.1 基于SRL的移位寄存器的实现104

3.15.2 基于BRAM的移位寄存器的实现106

3.16 多路复用器的实现107

3.17 I/O寄存器的实现108

3.18 算术运算的实现109

3.18.1 HDL对符号／无符号运算的描述109

3.18.2 FPGA内算术运算实现的方法110

3.19 扩展的DSP推断111

3.20 计数器和累加器的实现113

3.21 属性／约束及传递114

3.21.1 属性及传递114

3.21.2 约束及传递115

3.22 例化元件和FPGA原语117

3.22.1 例化FPGA原语117

3.22.2 例化核生成器模块118

第4章 基于HDL设计输入119

4.1 Xilinx ISE Design Suite介绍119

4.2 ISE开发平台主界面及功能120

4.3 设计内容和设计原理124

4.4 创建工程124

4.5 添加设计文件127

4.5.1 添加计数器模块127

4.5.2 添加分频器模块130

4.5.3 添加顶层设计模块132

第5章 基于原理图的设计输入136

5.1 设计内容和设计原理136

5.2 创建工程137

5.3 添加已存在的设计文件139

5.4 生成所添加文件的RTL符号141

5.5 创建原理图文件141

第6章 设计综合和行为仿真146

6.1 设计综合146

6.1.1 行为综合描述146

6.1.2 基于XST的综合147

6.1.3 综合属性参数功能147

6.1.4 综合属性参数设置157

6.1.5 设计综合和综合结果分析158

6.1.6 原理图符号的查看158

6.2 行为仿真的实现162

6.2.1 测试向量162

6.2.2 基于ISim的行为仿真实现163

第7章 设计实现和时序仿真169

7.1 实现过程169

7.2 设计约束原理169

7.2.1 时序约束原理171

7.2.2 引脚和面积约束原理175

7.3 引脚约束的实现177

7.4 时序约束的实现179

7.5 实现属性参数设置选项功能181

7.5.1 翻译属性182

7.5.2 映射属性184

7.5.3 布局布线属性190

7.5.4 映射后静态时序报告属性193

7.5.5 布局布线后静态时序报告属性195

7.5.6 仿真模型属性196

7.6 设计翻译201

7.7 设计映射202

7.7.1 设计映射原理202

7.7.2 设计映射的实现203

7.7.3 映射后时序分析203

7.8 布局布线204

7.8.1 布局布线流程205

7.8.2 布局布线的实现206

7.8.3 布局布线结果的查看206

7.8.4 分析时序／布局设计209

7.9 时序仿真实现210

7.9.1 时序仿真210

7.9.2 使用ISE仿真器进行时序仿真210

7.10 XPower功耗分析214

第8章 设计下载216

8.1 可编程逻辑器件配置接口216

8.1.1 JTAG配置模式216

8.1.2 串行模式218

8.1.3 SelectMAP配置模式221

8.1.4 SPI模式222

8.1.5 主BPI模式222

8.2 配置属性226

8.2.1 通用选项226

8.2.2 配置选项228

8.2.3 启动选项234

8.2.4 回读选项236

8.2.5 加密选项237

8.2.6 停止／唤醒选项238

8.3 编程文件生成240

8.4 使用JTAG模式配置器件241

8.5 使用BPI模式配置器件244

8.5.1 生成BPI存储器配置文件244

8.5.2 编程BPI文件到BPI存储器247

8.6 使用SPI模式配置器件249

第9章 ChipScope Pro调试工具250

9.1 ChipScope Pro调试工具250

9.2 ChipScope Pro核252

9.2.1 ICON核252

9.2.2 ILA核252

9.2.3 VIO核255

9.2.4 ATC2核256

9.2.5 IBERT核257

9.3 ChipScope Pro核插入器使用258

9.3.1 ISE中添加核插入器文件258

9.3.2 ChipScope Pro核插入器特性259

9.3.3 片内逻辑分析仪的使用273

第10章 可重配置技术300

10.1 可重配置300

10.1.1 可重配置的概念300

10.1.2 可重配置的特点301

10.1.3 可重配置的典型应用302

10.1.4 细粒度部分可重配置支持306

10.1.5 ISE软件使能部分可重配置设计306

10.1.6 管理动态设备重配置307

10.1.7 可重配置术语308

10.2 部分可重配置设计流程309

10.2.1 创建PlanAhead工程310

10.2.2 定义可配置分区313

10.2.3 添加可配置的模块314

10.2.4 定义可重配置的分区区域315

10.2.5 运行设计规则检查317

10.2.6 创建第一个配置317

10.2.7 创建其他配置318

10.2.8 运行PR验证319

10.2.9 产生比特文件320

10.2.10 创建映像文件并测试320

10.3 应用时序约束并实现分析322

10.3.1 综合HDL文件322

10.3.2 创建PlanAhead工程325

10.3.3 定义可重配置分区327

10.3.4 添加可重配置模块328

10.3.5 定义可重配置分区区域329

10.3.6 运行设计规则检查330

10.3.7 创建时序约束330

10.3.8 导入时序约束338

10.3.9 复位实现运行340

10.3.10 创建第一个配置340

10.3.11 创建其他配置340

10.3.12 运行PR_验证341

10.3.13 执行时序分析342

10.3.14 生成完整的和部分的比特文件344

10.3.15 创建映像文件并测试345

第11章 处理器系统可重配置实现347

11.1 使用ICAP实现重配置处理器外设347

11.1.1 创建一个处理器硬件系统348

11.1.2 创建PlanAhead工程350

11.1.3 定义可重配置分区352

11.1.4 添加可重配置模块352

11.1.5 定义可重配置分区区域354

11.1.6 运行设计规则检查354

11.1.7 创建第一个配置354

11.1.8 创建其他配置356

11.1.9 运行PR验证356

11.1.10 生成比特文件357

11.1.11 创建软件工程357

11.1.12 创建完整比特流PROM文件和编程BPI存储器358

11.1.13 在Flash中保存部分比特流360

11.1.14 测试和验证361

11.2 定制ICAP处理器重配置用户逻辑362

11.2.1 创建处理器硬件系统363

11.2.2 创建顶层设计367

11.2.3 创建PlanAhead工程367

11.2.4 添加ChipScope在线逻辑分析仪369

11.2.5 定义可重配置分区371

11.2.6 添加可重配置模块371

11.2.7 定义可重配置分区区域373

11.2.8 运行设计规则检查374

11.2.9 创建第一个配置375

11.2.10 创建其他配置376

11.2.11 运行PR验证376

11.2.12 生成比特文件376

11.2.13 创建软件工程377

11.2.14 创建完整比特流PROM文件和编程BPI378

11.2.15 在Flash中保存部分比特流380

11.2.16 使用ChipScope调试系统381

11.3 定制HWICAP重配置FSL外设386

11.3.1 创建处理器硬件系统387

11.3.2 创建PlanAhead工程390

11.3.3 定义可重配置分区392

11.3.4 添加可重配置模块392

11.3.5 定义可重配置分区区域394

11.3.6 运行设计规则检查394

11.3.7 创建第一个配置394

11.3.8 创建其他配置395

11.3.9 运行PR验证396

11.3.10 生成比特文件397

11.3.11 创建软件工程397

11.3.12 创建完整比特流PROM文件和编程BPI398

11.3.13 在Flash中保存部分比特流400

11.3.14 测试设计401

11.4 重配置音频滤波器401

11.4.1 创建处理器硬件系统402

11.4.2 创建PlanAhead工程405

11.4.3 定义可重配置分区406

11.4.4 添加可重配置模块407

11.4.5 定义可重配置分区区域408

11.4.6 运行设计规则检查408

11.4.7 创建第一个配置409

11.4.8 创建其他配置410

11.4.9 运行PR验证411

11.4.10 生成比特文件412

11.4.11 创建软件工程412

11.4.12 创建完整比特流PROM文件和编程BPI413

11.4.13 在Flash中保存部分比特流415

11.4.14 测试设计417

第12章 基于ISE的数字／模拟混合系统设计418

12.1 数字／模拟混合系统的设计418

12.2 模拟／数字混合系统的设计419

12.2.1 模拟／数字混合系统设计原理419

12.2.2 串行ADC转换器控制时序420

12.2.3 峰值和频率检测原理422

12.2.4 FPGA模拟／数字混合设计的实现422

12.2.5 设计综合和实现442

12.2.6 使用ChipScope Pro工具调试系统447

12.3 数字／模拟混合系统的设计451

12.3.1 数字／模拟混合系统设计原理451

12.3.2 串行DAC转换器原理及控制时序451

12.3.3 FPGA数字／模拟混合设计的实现452

12.3.4 设计综合和实现460

第13章 基于双摄像头的HDMI视频系统的实现462

13.1 VmodCAM的工作原理462

13.1.1 数字图像传感器功能462

13.1.2 数字图像传感器的控制463

13.1.3 VHDCI接口469

13.1.4 HDMI的工作原理469

13.2 基于FPGA的双摄像头控制器的实现474

第14章 基于System Generator的数字系统建模478

14.1 System Generator概述478

14.2 Xilinx Blockset和Xilinx Reference Blockset480

14.2.1 Xilinx Blockset480

14.2.2 Xilinx Reference Blockset480

14.3 System Generator设计流程的实现481

14.3.1 模型的建立482

14.3.2 模型参数的设置和仿真483

14.3.3 生成模型子系统486

14.3.4 模型HDL代码的生成和仿真486

14.3.5 协同仿真的配置及实现488

14.4 编译MATLAB到FPGA491

14.4.1 模型的设计原理491

14.4.2 MCode模型的建立492

14.4.3 系统模型的建立493

14.4.4 系统模型参数的设置494

14.4.5 系统模型的仿真495

14.5 FIR滤波器的设计与实现495

14.5.1 FIR滤波器设计原理495

14.5.2 生成FIR滤波器系数496

14.5.3 建模和仿真FIR滤波器497

附录 Nexys3的原理图503