EDA技术与VHDL设计2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

EDA技术与VHDL设计PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 EDA技术概述1

1.1 EDA技术及其发展历程1

1.2 EDA技术的特征和优势3

1.2.1 EDA技术的基本特征3

1.2.2 EDA技术的优势6

1.3 EDA设计的目标和流程7

1.3.1 EDA技术的实现目标8

1.3.2 EDA设计流程9

1.3.3数字集成电路的设计9

1.3.4模拟集成电路的设计11

1.4 EDA技术与ASIC设计12

1.4.1 ASIC的特点与分类12

1.4.2 ASIC的设计方法13

1.4.3 SoC设计16

1.5硬件描述语言19

1.5.1 VHDL19

1.5.2 Verilog HDL20

1.5.3 ABEL-HDL21

1.5.4 Verilog HDL和VHDL的比较21

1.6 EDA设计工具22

1.6.1 EDA设计工具分类23

1.6.2 EDA公司与工具介绍25

1.7 EDA技术的发展趋势28

习题130

第2章 可编程逻辑器件基础31

2.1概述31

2.1.1可编程逻辑器件发展历程31

2.1.2可编程逻辑器件分类32

2.1.3可编程逻辑器件的优势35

2.1.4可编程逻辑器件的发展趋势36

2.2 PLD器件的基本结构37

2.2.1基本结构37

2.2.2电路符号39

2.2.3 PROM40

2.2.4 PLA41

2.2.5 PAL43

2.2.6 GAL44

2.3 CPLD/FPGA的结构特点45

2.3.1 Lattice公司的CPLD/FPGA46

2.3.2 Xilinx公司的CPLD/FPGA48

2.3.3 Altera和Actel公司的CPLD/FPGA51

2.3.4 CPLD和FPGA的异同52

2.4可编程逻辑器件的基本资源53

2.4.1功能单元53

2.4.2输入-输出焊盘54

2.4.3布线资源55

2.4.4片内RAM56

2.5可编程逻辑器件的编程器件57

2.5.1熔丝型开关58

2.5.2反熔丝型开关58

2.5.3浮栅编程器件59

2.5.4基于SRAM的编程器件62

2.6可编程逻辑器件的设计与开发62

2.6.1 CPLD/FPGA设计流程62

2.6.2 CPLD/FPGA开发工具65

2.6.3 CPLD/FPGA的应用选择67

2.7可编程逻辑器件的测试技术70

2.7.1边界扫描测试原理71

2.7.2 IEEE 1149.1标准71

2.7.3边界扫描策略及相关工具75

习题276

第3章 典型FPGA/CPLD的结构与配置77

3.1 Stratix高端FPGA系列77

3.1.1 Stratix器件77

3.1.2 StratixII器件80

3.2 Cyclone低成本FPGA系列83

3.2.1 Cyclone器件83

3.2.2 CycloneII器件88

3.3 ACEX 1K器件89

3.4典型CPLD器件94

3.4.1 MAX II器件94

3.4.2 MAX 7000器件95

3.5 FPGA/CPLD的配置99

3.5.1 CPLD器件的配置100

3.5.2 FPGA器件的配置101

习题3106

第4章 原理图与宏功能模块设计107

4.1 Quartus II原理图设计107

4.1.1半加器原理图输入107

4.1.2半加器编译110

4.1.3半加器仿真112

4.1.4全加器设计与仿真114

4.2 Quartus II的优化设置116

4.2.1 Setting设置116

4.2.2分析与综合设置117

4.2.3优化布局布线118

4.2.4使用设计助手检查设计可靠性124

4.3 Quartus II的时序分析126

4.3.1时序设置与分析126

4.3.2时序逼近129

4.4宏功能模块设计132

4.4.1 Megafunctions库132

4.4.2 Maxplus2库142

4.4.3 Primitives库143

习题4145

第5章 VHDL设计输入方式148

5.1 Quartus II的VHDL输入设计148

5.1.1创建工程文件148

5.1.2编译150

5.1.3仿真152

5.2 Synplify Pro的VHDL输入设计154

5.2.1用Synplify Pro综合的过程155

5.2.2 Synplify Pro与Quartus II的接口159

5.3 Synplify的VHDL输入设计159

习题5163

第6章 VHDL结构与要素164

6.1实体165

6.1.1类属参数说明165

6.1.2端口说明166

6.1.3实体描述举例168

6.2结构体168

6.2.1结构体的命名169

6.2.2结构体信号定义语句169

6.2.3结构体功能描述语句170

6.2.4结构体描述方法170

6.3 VHDL库172

6.3.1库的种类173

6.3.2库的用法174

6.4 VHDL程序包175

6.4.1程序包组成和格式176

6.4.2 VHDL标准程序包177

6.5配置177

6.5.1默认配置178

6.5.2结构体的配置179

6.6 VHDL文字规则182

6.6.1标识符182

6.6.2数字183

6.6.3字符串183

6.7 VHDL数据类型184

6.7.1预定义数据类型184

6.7.2自定义数据类型186

6.7.3用户自定义的子类型189

6.7.4数据类型的转换189

6.8 VHDL操作符191

6.8.1逻辑操作符191

6.8.2关系操作符192

6.8.3算术运算符192

6.8.4并置操作符194

6.8.5运算符重载194

6.9数据对象195

6.9.1常量195

6.9.2变量196

习题6198

第7章 VHDL基本语句与基本设计200

7.1顺序语句200

7.1.1赋值语句200

7.1.2 IF语句200

7.1.3 CASE语句203

7.1.4 LOOP语句204

7.1.5 NEXT语句206

7.1.6 EXIT语句207

7.1.7 WAIT语句208

7.1.8子程序调用语句209

7.2并行语句211

7.2.1并行信号赋值语句211

7.2.2进程语句214

7.2.3并行过程调用语句215

7.2.4元器件例化语句216

7.2.5生成语句218

7.3 VHDL组合逻辑电路设计222

7.4 VHDL时序逻辑电路设计227

7.4.1触发器228

7.4.2寄存器229

7.4.3计数器230

7.4.4分频器232

习题7234

第8章 VHDL设计进阶236

8.1 VHDL行为描述方式236

8.2 VHDL结构化描述方式238

8.3 VHDL RTL描述方式241

8.4有限状态机（FSM）设计243

8.4.1 Moore和Mealy状态机的选择243

8.4.2有限状态机的描述方式244

8.4.3有限状态机的同步和复位253

8.4.4改进的Moore型有限状态机260

8.4.5小结265

习题8265

第9章 数字接口实例及分析268

9.1 ST-BUS总线接口设计268

9.1.1 ST-BUS总线时序关系268

9.1.2 ST-BUS总线接口实例270

9.2数字复接分接接口技术及设计274

9.2.1数字复接分接接口技术原理276

9.2.2同步数字复接分接接口设计实例277

9.3 I2C接口设计284

9.3.1 I2C总线工作原理284

9.3.2 I2C总线接口设计实例287

9.4 Uart控制器设计293

9.4.1 Uart控制器原理294

9.4.2 Uart控制器部分模块代码297

习题9307

第10章 通信算法实例及分析308

10.1伪随机序列的产生、检测设计308

10.1.1 m序列的产生308

10.1.2 m序列的性质309

10.1.3 m序列发生器的VHDL设计309

10.1.4 m序列检测电路的VHDL设计311

10.2比特同步设计316

10.2.1锁相功能的自同步法原理316

10.2.2锁相比特同步的EDA实现方法317

10.3基带差分编码设计326

10.3.1 PSK调制和差分编码原理327

10.3.2 PSK差分编码设计330

10.4 FIR滤波器设计337

10.4.1 FIR滤波器简介337

10.4.2使用MATLAB设计FIR滤波器338

10.4.3 FIR滤波器的FPGA普通设计340

10.4.4 FIR滤波器的并行FPGA优化设计342

习题10349

附录A EDA实验系统简介350

参考文献359