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第1章 可编程逻辑器件简介1

1.1 可编程逻辑器件概述1

1.1.1 可编程逻辑器件的发展历程2

1.1.2 可编程逻辑器件的分类方法5

1.2 可编程逻辑器件的设计流程6

1.3 FPGA发展概况9

1.3.1 FPGA的主要优势与发展前景9

1.3.2 主流FPGA产品及供应商简介9

习题111

第2章 Verilog HDL基础12

2.1 前言12

2.2 程序示例12

2.3 模块14

2.3.1 模块的结构14

2.3.2 模块的实例化15

2.4 变量和信号的类型16

2.5 Verilog HDL表达式17

2.5.1 常量17

2.5.2 操作符18

2.6 Verilog HDL的主要功能语句19

2.6.1 Verilog HDL对硬件的描述方式19

2.6.2 数据流描述20

2.6.3 行为描述——过程块20

2.7 其他语法规则说明24

2.7.1 标识符命名原则24

2.7.2 标点的使用25

2.7.3 注释25

2.7.4 转义字符25

2.7.5 编译命令25

2.7.6 参数26

2.8 示例程序分析26

2.9 推荐阅读27

习题227

第3章 实验环境介绍28

3.1 EDA软件工具介绍28

3.1.1 集成的FPGA开发环境28

3.1.2 ModelSim介绍30

3.1.3 Synplify简介30

3.2 FPGA典型实验开发平台简介31

3.2.1 康芯GW48-SoPC实验台31

3.2.2 Xilinx XUP Spartan板31

3.3 实验仪器的使用方法32

3.3.1 函数信号发生器32

3.3.2 数字存储示波器32

3.3.3 逻辑分析仪33

3.4 熟悉实验环境33

3.4.1 实验目的34

3.4.2 实验内容34

3.4.3 实验步骤34

习题345

第4章 基本组合逻辑电路设计47

4.1 组合逻辑电路基础知识47

4.1.1 组合逻辑电路的分析方法47

4.1.2 组合逻辑电路分析举例48

4.1.3 组合逻辑电路的设计方法48

4.2 数据比较器49

4.2.1 数据比较器的功能49

4.2.2 比较器电路的设计49

4.3 数据选择器53

4.3.1 四选一数据选择器53

4.3.2 四选一数据选择器的设计53

4.3.3 数据选择器的应用58

4.4 二进制加法器59

4.4.1 半加器59

4.4.2 全加器61

4.5 编码／译码器64

4.5.1 BCD码编码器64

4.5.2 BCD码译码器67

实验4-1 用原理图输入法设计四位加法器70

实验4-2 数码显示译码器70

习题472

第5章 基本时序逻辑设计73

5.1 时序逻辑电路的基础知识73

5.2 触发器74

5.2.1 RS触发器74

5.2.2 D触发器76

5.2.3 JK触发器与T触发器77

5.3 时序逻辑电路的分析方法79

5.3.1 同步时序电路的分析方法79

5.3.2 异步时序电路的分析方法80

5.4 常见的时序逻辑电路设计82

5.4.1 移位寄存器82

5.4.2 计数器85

5.4.3 分频器87

5.4.4 顺序脉冲发生器91

5.4.5 阶乘运算器94

实验5-1 可预置的加减计数器实验96

实验5-2 扭环形计数器97

习题598

第6章 有限状态机设计99

6.1 状态的描述99

6.1.1 整数编码状态99

6.1.2 parameter语句声明状态100

6.1.3 define编译引导语句100

6.2 FSM的设计方法101

6.2.1 Moore型FSM的设计101

6.2.2 Mealy型FSM的设计104

6.2.3 混合型FSM的设计107

6.3 FSM的复位和毛刺问题111

6.4 FSM设计示例112

6.4.1 乘法器建模112

6.4.2 序列检测器的设计117

6.4.3 交通灯控制器的设计119

实验6-1 设计序列检测器123

习题6124

第7章 加法器设计126

7.1 定点加法器126

7.1.1 进位链结构126

7.1.2 串行进位127

7.1.3 并行进位129

7.2 浮点加法器131

7.2.1 规格化浮点数加减运算基本原理132

7.2.2 浮点加法器的设计133

7.3 运算器（ALU）的设计139

实验7-1 8位加法器的设计143

实验7-2 16位超前进位加法器144

习题7145

第8章 乘、除法器的设计146

8.1 常用的机器数编码格式146

8.2 定点乘法器原理及实现147

8.2.1 原码一位乘算法及实现147

8.2.2 补码一位乘算法及实现152

8.3 定点除法器原理及实现157

8.3.1 原码不恢复余数除法158

8.3.2 补码不恢复余数除法162

8.4 快速乘法器165

8.4.1 修正布斯算法165

8.4.2 华莱士树结构166

实验8-1 原码两位乘法器169

实验8-2 补码两位乘法器170

习题8171

第9章 存储器建模172

9.1 只读存储器ROM的建模172

9.1.1 ROM的基本结构172

9.1.2 ROM的建模173

9.1.3 ROM的仿真测试174

9.2 随机存储器RAM的建模175

9.2.1 RAM的基本结构175

9.2.2 RAM的建模175

9.2.3 RAM的仿真测试179

9.3 利用IP Core工具生成ROM和RAM181

实验9-1 利用SRAM设计并实现FIFO184

习题9185

第10章 CPU的设计186

10.1 CPU的基本组成186

10.1.1 控制部件186

10.1.2 运算部件188

10.1.3 寄存器组188

10.2 CPU设计的一般过程188

10.3 HEU-R1处理器指令集的设计189

10.3.1 指令格式189

10.3.2 指令集的设计190

10.4 HEU-R1内部数据通路的设计191

10.5 时序系统的设计192

10.6 HEU-R1各功能模块的设计192

10.6.1 指令译码模块的设计192

10.6.2 立即数生成模块194

10.6.3 分支处理模块194

10.6.4 地址生成模块195

10.6.5 算术逻辑单元模块196

10.6.6 寄存器组模块197

10.6.7 CPU模块198

10.7 仿真验证及结果201

10.7.1 外围模块建模201

10.7.2 系统复位204

10.7.3 功能验证204

实验10-1 HEU-R1处理器核的指令集扩展207

习题10208

第11章 数字电子时钟设计209

11.1 数字钟功能需求说明209

11.2 实验平台相关电路说明209

11.2.1 7段数码管210

11.2.2 外部按键210

11.2.3 音频输出211

11.3 数字钟系统的设计212

11.4 数字钟各模块的设计212

11.4.1 时钟分频模块212

11.4.2 计时模块（包含按键控制）213

11.4.3 音频输出模块215

11.5 仿真验证218

11.6 引脚设置219

实验11-1 整点报时闹钟设计219

习题11220

第12章 VGA接口控制器221

12.1 视频信号原理221

12.2 数字视频图像的表示223

12.3 VGA接口介绍225

12.4 VGA信号时序225

12.5 VGA接口控制器设计227

12.5.1 VGASig模块228

12.5.2 ColorMap模块230

12.5.3 顶层模块231

12.5.4 功能仿真233

12.5.5 引脚设置233

实验12-1 800×600分辨率VGA接口的设计234

实验12-2 VGA动态图形显示控制235

习题12236

第13章 FIR数字滤波器设计237

13.1 数字滤波器概述237

13.2 FIR滤波器的结构238

13.3 FDATool工具使用介绍240

13.3.1 MATLAB简介240

13.3.2 FDATool设计FIR滤波器的参数240

13.4 窗函数法FIR滤波器的设计242

13.4.1 窗函数的选择243

1 3.4.2 窗函数法FIR滤波器的设计步骤243

13.5 FIR滤波器的FPGA实现244

13.5.1 滤波器系数的量化244

13.5.2 16阶FIR滤波器的实现245

13.5.3 在ModelSim中加入Altera仿真库250

13.6 FIR滤波器的仿真验证251

13.6.1 仿真数据文件的格式251

13.6.2 测试平台程序的设计252

13.6.3 仿真结果分析254

实验13-1 低通FIR滤波器的设计256

实验13-2 FIR滤波器的硬件实现及仿真258

习题13259

第14章 基于Nios的SoPC系统260

14.1 SoPC技术概述260

14.1.1 IP核与IP复用技术261

14.1.2 片上总线262

14.2 嵌入式微处理器核介绍263

14.2.1 Altera Nios Ⅱ软核处理器263

14.2.2 Xilinx MicroBlaze核264

14.3 基于Nios的SoPC系统开发流程266

14.4 基于Nios的跑马灯控制器的设计267

14.4.1 基本SoPC系统硬件结构267

14.4.2 JTAG UART IP核268

14.5 跑马灯控制器的硬件实现269

14.5.1 新建SoPC设计项目269

14.5.2 各模块的设计271

14.5.3 存储器地址和IRQ分配275

14.5.4 NiosⅡ系统生成275

14.5.5 SoPC系统生成276

14.6 跑马灯控制器的软件设计279

14.6.1 C源程序输入280

14.6.2 代码优化281

14.6.3 程序运行和下载282

实验14-1 基于NiosⅡ处理器计时器的设计284

习题14285

附录 Verilog HDL关键字286

参考文献287