用VHDL设计电子线路2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

用VHDL设计电子线路PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

1 概述1

1．1 为什么要用VHDL2

1．2 开发流程3

1．3 历史4

1．4 综合7

习题9

2 VHDL简介10

2．1 VHDL语言的抽象10

2．1．1 模拟12

2．1．2 描述电子线路的其他语言13

2．2 设计层次——降低复杂性14

2．3 VHDL元件15

2．3．1 实体16

2．3．2 结构体18

习题20

参考文献20

3．1 信号赋值21

3 并行VHDL21

3．2 传输延迟与惯性延迟22

3．3 并行性23

3．4 δ时间24

3．5 when语句25

3．6 with语句26

3．7 多路器行为模型实例27

3．8 类属28

3．9 断言语句——VHDL中的出错处理28

3．10 行为与数据流30

3．11 对象、类和类型31

3．11．1 数据类型31

3．11．2 可综合的数据类型38

3．12 向量赋值39

3．12．1 位串文字39

3．12．2 数组的片41

3．12．3 连接运算43

3．12．4 聚合43

3．13．1 子类型44

3．13 高级数据类型44

3．12．5 类型限定44

3．13．2 多维数组45

3．13．3 记录46

3．14 别名47

3．15 关系运算符47

3．16 算术运算符48

3．17 初值49

习题50

4．1 并行的和顺序的数据处理53

4 顺序VHDL53

4．2 信号与变量的赋值语句54

4．3 进程语句57

4．3．1 组合进程59

4．3．2 时钟进程60

4．4 if语句64

4．5 case语句66

4．6 多次赋值71

4．8 wait语句72

4．7 null语句72

4．9 loop语句75

4．9．1 for loop75

4．9．2 while loop77

4．10 延缓进程77

4．11 预定义信号属性78

4．12 时钟进程中不同的时钟描述方法80

4．13 异步复位和同步复位82

4．13．1 异步复位82

4．13．2 同步复位83

4．14 锁存器84

习题84

5 设计库、程序包与子程序88

5．1 设计库88

5．2 程序包89

5．3 子程序91

5．3．1 过程92

5．3．2 函数94

5．3．3 决断函数98

5．4 重载99

5．5 类型转换102

5．6 移位操作104

习题106

6 结构VHDL108

6．1 元件说明109

6．2 元件指定111

6．3 端口匹配命令112

6．3．1 无连接输出113

6．3．2 无连接输入114

6．4 类属匹配命令115

6．5 生成语句117

6．6 配置117

6．7 直接例化(VHDL-93)121

6．8 程序包中的元件122

习题123

7．1 ROM125

7．1．1 使用数组常量125

7 RAM与ROM125

7．1．2 例化一个指定工艺的ROM126

7．1．3 总结127

7．2 RAM128

7．2．1 使用寄存器128

7．2．2 例化RAM128

习题129

8 测试基准130

8．1 不同级别的测试基准133

8．2 上拉或下拉142

8．3 几个元件用同一个测试基准144

8．4 波形发生器146

8．5 TextIO152

习题154

9 有限状态机157

9．1 Moore型状态机160

9．2 Mealy型状态机165

9．3 Mealy型和Moore型状态机的变种168

9．4 直接把状态作为输出信号的状态机169

9．5 用时钟同步输出信号的Moore型状态机170

9．6 用时钟同步输出信号的Mealy型状态机172

9．7 状态编码173

9．8 剩余状态174

9．9 如何写出最合适的VHDL状态机描述178

9．10 异步状态机185

习题187

10 寄存器传输级综合190

10．1 优化和映射191

10．2．1 定义时钟输入信号196

10．2 约束条件196

10．2．2 定义输入和输出延迟197

10．2．3 假通路198

10．2．4 面积约束199

10．2．5 设计约束199

10．3 最好情况的优化200

10．4 综合工具达不到优化目标时应采取的措施201

10．5 小结206

11 设计方法学207

11．1 自顶向下的设计流程209

11．2 验证211

11．2．1 各种级别模拟的小结213

11．2．2 模拟速度214

11．2．3 形式验证217

11．2．4 验证方法推荐217

11．3 写出可综合的寄存器传输级VHDL代码217

11．4 FPGA224

12 测试方法学226

12．1．1 多路扫描227

12．1 扫描设计方法学227

12．1．2 时钟扫描228

12．1．3 电平敏感扫描设计228

12．2 全扫描和部分扫描232

12．3 ATPG设计规则232

12．3．1 写出可测电路的VHDL代码234

12．4 边界扫描238

12．5 附加测试向量240

13．2 实时核心电路简介242

13 样机的快速研制242

13．1 简介242

13．3 开发系统244

13．4 开发步骤244

13．5 进一步阅读247

14 VHDL设计中的常见错误及其避免方法248

14．1 信号和变量248

14．2 逻辑综合和敏感信号表249

14．3 buffer模式和内部虚拟信号250

14．4 保留字downto和to的用法253

14．5 不完全定义的组合进程254

15 设计举例和设计技巧256

15．1 加法器256

15．1．1 带进位输入的1位加法器256

15．1．2 带进位输入的8位加法器257

15．1．3 带进位的通用加法器258

15．1．4 长度为4的向量加法/减法器258

15．3．1 能够共享一个加法器的例子261

15．3 资源共享261

15．2 向量乘法器261

15．3．2 不能共享同一个加法器的例子264

15．4 比较器265

15．5 多路选择器和译码器267

15．5．1 2选1多路选择器267

15．5．2 8选1多路选择器267

15．5．3 3到8译码器268

15．6．1 带异步复位的触发器269

15．6 寄存器269

15．6．2 带同步复位的触发器270

15．6．3 带异步复位和置位的触发器270

15．6．4 带使能和异步复位的8位寄存器271

15．7 边沿控制的脉冲发生器273

15．8 计数器274

15．8．1 带使能和进位输出的3位计数器274

15．8．2 增1/减1计数器(3位)275

15．8．3 并行加载的通用(带有类属参数)增1/减1计数器277

15．9．1 串行输入数据/并行输出数据的移位寄存器(4位)279

15．9 移位寄存器279

15．9．2 并行加载/串行输出的移位寄存器(4位)280

15．10 滤波器282

15．10．1 多数决定的数字滤波器(4输入)282

15．10．2 数字加法滤波器(4输入)283

15．11 分频器287

16 开发工具288

16．1 Synopsys288

16．1．1 VHDL编译器和设计分析器288

16．1．2 设计元件库290

16．1．3 设计编译器291

16．1．4 ATPG工具294

16．1．5 FPGA编译器294

16．1．6 VHDL模拟器296

17 行为综合297

17．1 简介297

17．1．1 术语简介297

17．2 握手信号298

17．2．2 双向握手信号299

17．2．1 单向握手信号299

17．3 行为综合/RTL综合的实例——FIR滤波器300

18 实验指示书314

18．1 使用ViewLogic工具作实验314

18．2 使用ViewLogic综合工具和Mentor Graphics的VHDL模拟器作实验318

18．3 Synopsys用户的Script文件319

18．4 实验作业319

19．1 部分习题的解答329

第1章329

19 解答329

第2章330

第3章331

第4章332

第5章334

第6章335

第7章336

第8章337

第9章337

实验2339

19．2 针对Synopsys和Autologic 2的实验解答339

实验1339

实验2附加练习340

实验3341

实验3附加练习342

实验4343

实验4附加练习343

实验5346

实验6348

实验6附加练习349

实验7351

实验8353

19．3 针对VIEWLOGIC的实验解答355

实验1356

实验2356

实验2附加练习356

实验3附加练习357

实验3357

实验4358

实验4附加练习358

实验5359

实验6360

实验6附加练习362

实验7363

实验8365

附录A VHDL语法367

A．1 库单元367

A．1．1 实体说明367

A．1．2 结构体367

A．1．3 程序包说明368

A．1．4 程序包体368

A．1．5 配置说明368

A．2．4 常量说明369

A．2．3 元件说明369

A．2．6 信号说明369

A．2．5 文件说明369

A．2．1 别名说明369

A．2 说明369

A．2．2 属性说明369

A．2．7 子程序说明370

A．2．8 子程序体370

A．2．9 子类型说明370

A．3 顺序语句371

A．3．1 assert语句371

A．2．11 变量说明371

A．2．10 类型说明371

A．3．2 case语句372

A．3．3 exit语句372

A．3．4 if语句372

A．3．5 loop语句373

A．3．6 next语句373

A．3．7 null语句374

A．3．8 return语句374

A．3．9 信号赋值语句374

A．4．1 assert语句375

A．4 并行语句375

A．3．10 变量赋值语句375

A．3．11 wait语句375

A．4．2 block语句376

A．4．3 元件例化语句376

A．4．4 generate语句376

A．4．5 process语句376

A．4．6 信号赋值语句377

A．4．7 with select语句377

A．4．8 when else语句377

B．1 标准程序包378

附录B VHDL程序包378

B．2 IEEE程序包379

B．2．1 std_logic_1164379

B．2．2 std_logic_unsigned383

B．2．3 std_logic_signed385

附录C VHDL-87关键字388

附录D VHDL-93增加的关键字389

英汉词汇对照表390