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目 录1

第1章可编程逻辑器件1

1.1 引言1

1.2 PLD分类2

1.2.1按集成度分类2

1.2.2按编程工艺分类3

1.2.3按与或阵列可编程性分类4

1.3 PLD的基本结构6

1.3.1 低密度PLD的基本结构6

1.3.2高密度PLD的基本结构6

1.4 PLD的早期产品6

1.4.1 PAL器件7

1.4.2 PAL器件输出与反馈结构8

1.4.3 GAL器件10

1.4.4 普通型GAL器件11

1.5 PLD的发展趋势17

习题18

第2章复杂可编程逻辑器件19

2.1 MAX系列19

2.1.1 MAX7000系列19

2.1.2其他MAX系列26

2.2 ACEX1K系列29

2.2.1器件性能29

2.2.2结构原理30

2.3 Cyclone系列40

2.4.1 器件性能42

2.4 Stratix系列42

2.4.2结构原理43

2.4.3逻辑阵列块43

2.4.4存储器块50

2.4.5数字信号处理块58

习题70

第3章现场可编程门阵列71

3.1 FPGA概述71

3.2 XC4000系列73

3.2.1器件性能73

3.2.2结构原理74

3.3 Spartan系列79

3.3.1器件性能79

3.3.2结构原理80

3.3.3分布式RAM86

3.3.4配置89

3.4 Virtex系列94

3.4.1器件性能94

3.4.2结构原理96

习题101

第4章专用集成电路102

4.1 引言102

4.2 ASIC分类103

4.3 ASIC设计流程104

4.4 ASIC设计实现105

4.4.1全定制设计实现105

4.4.2半定制设计实现106

4.5.1 ASIC测试概述109

4.5 ASIC故障分析与测试109

4.5.2 ASIC故障分析110

4.5.3 ASIC的可测性设计116

4.5.4边界扫描测试128

习题135

第5章 Altera CPLD开发工具137

5.1 MAX+plusⅡ操作指南137

5.1.1 MAX+plusⅡ的安装139

5.1.2设计输入140

5.1.3设计处理148

5.1.4设计检验153

5.1.5器件编程159

5.2 QuartusⅡ 3.0162

5.2.1 QuartusⅡ3.0的安装163

5.2.2设计输入165

5.2.3设计处理168

5.2.4设计仿真172

5.2.5器件编程175

5.2.6模块编辑器的使用176

5.2.7 LPM宏单元库的使用181

习题183

第6章Xilinx FPGA开发工具184

6.1ISE系统简介184

6.2 ISE的设计输入187

6.2.1工程管理器187

6.2.2设计输入189

6.3 ISE的功能仿真203

6.3.1测试激励的生成204

6.3.2启动ModelSim206

6.3.3 ModelSim的仿真209

6.4 ISE的设计综合210

6.4.1 XST综合属性211

6.4.2 XST综合流程214

6.5 ISE的设计约束215

6.5.1约束编辑器216

6.5.2引脚与区域约束编辑器220

6.6 ISE的设计实现225

6.6.1 翻译227

6.6.2映射227

6.6.3布局布线229

6.6.4器件配置231

6.6.5功耗分析235

习题238

第7章 硬件描述语言VHDL239

7.1 VHDL语言要素239

7.1.1标识符239

7.1.2数据对象239

7.1.3数据类型240

7.1.4属性242

7.2 VHDL运算符243

7.3 VHDL模型构成244

7.3.1 VHDL模型构成244

7.3.2实体说明244

7.3.5子程序246

7.3.4 配置246

7.3.3结构体246

7.3.6程序包和库248

7.4并行语句250

7.4.1 进程语句250

7.4.2信号赋值语句251

7.4.3块语句254

7.4.4元件例化语句255

7.4.5生成语句257

7.5顺序语句259

7.5.1变量赋值语句259

7.5.2 if语句259

7.5.3 case语句260

7.5.4 loop语句261

7.5.5 next语句262

7.5.6 exit语句263

7.5.7 return语句263

7.5.8 null语句263

7.5.9 wait语句265

7.6 常用数字电路的VHDL描述266

7.6.1常用组合逻辑电路266

7.6.2常用时序逻辑电路273

7.6.3有限状态机277

7.6.4存储器279

习题280

第8章硬件描述语言Verilog HDL286

8.1 Verilog HDL引言286

8.2 Verilog HDL程序结构287

8.3.1常量290

8.3 Verilog HDL数据类型290

8.3.2变量291

8.4运算符292

8.4.1算术运算符292

8.4.2关系运算符293

8.4.3等式运算符293

8.4.4逻辑运算符293

8.4.5位运算符294

8.4.6缩减运算符294

8.4.7移位运算符295

8.4.8条件运算符295

8.4.9位拼接运算符295

8.5.1连续赋值语句296

8.4.10优先级别296

8.5赋值语句296

8.5.2过程赋值语句297

8.6条件语句299

8.6.1 if-else语句299

8.6.2 case语句300

8.7循环语句302

8.7.1 for语句302

8.7.2 while语句303

8.8结构说明语句304

8.8.1 initial语句304

8.8.2 always块语句304

8.8.4 function语句307

8.8.3 task语句307

8.9语句的顺序执行与并行执行309

8.10不同抽象级别的Verilog模型310

8.11常用数字电路的Verilog HDL描述314

8.11.1常用组合逻辑电路314

8.11.2常用时序逻辑电路318

8.11.3存储器322

8.11.4有限状态机323

习题326

第9章数字系统设计328

9.1概述328

9.2 EDA技术329

9.2.1 EDA技术发展330

9.2.2 EDA系统构成331

9.2.3 EDA技术特点332

9.3 SoC技术333

9.3.1 SoC的硬件结构334

9.3.2 SoC的软件特征335

9.3.3 SoC的层次结构设计335

9.3.4 SoC的软硬件协同设计336

9.3.5 SoC的仿真和测试336

9.4 IP核重用技术337

9.4.1 Atlera公司的IP核及其使用338

9.4.2 Xilinx公司的IP核及其使用340

9.4.3具有自主知识产权IP核的开发341

9.5嵌入式Nios CPU设计流程341

9.5.1 Nios CPU简介341

9.5.2 Nios CPU硬件开发流程343

9.5.3 Nios CPU系统模块的创建344

9.5.4 Nios CPU的配置与调试357

9.6网上相关技术资源363

习题364

第10章数字系统设计举例365

10.1 RC6算法的硬件设计365

10.1.1 RC6算法基本原理365

10.1.2 RC6算法硬件设计367

10.1.3 RC6算法的综合与仿真374

10.2信号发生器设计374

10.2.1信号发生器设计要求374

10.2.2信号发生器设计实现375

10.2.3信号发生器的仿真380

10.3 ADC采样控制电路设计381

10.3.1 ADC采样控制电路设计要求381

10.3.2 ADC采样控制电路设计实现382

10.3.3 ADC采样控制电路的仿真384

10.4电梯控制系统设计384

10.4.1 电梯控制系统设计要求384

10.4.2电梯控制系统设计实现385

10.4.3电梯控制系统仿真390

10.5 VGA图像显示控制电路设计390

10.5.1 VGA图像显示控制电路设计原理390

10.5.2 VGA图像显示控制电路设计实现392

习题396

参考文献398