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第1章 EDA技术概述1

1.1 EDA技术简介1

1.2 EDA技术的发展和优势2

1.2.1 EDA技术的发展2

1.2.2 EDA技术的优势3

1.3硬件描述语言（HDL）4

1.3.1原理图设计方法4

1.3.2 HDL的设计方法4

1.3.3 HDL设计方法与传统原理图设计方法的比较5

1.4综合6

1.5基于HDL的设计方法7

1.6 EDA工程的设计流程8

1.7 EDA集成开发工具简介10

1.8 IP核12

1.9小结13

1.10习题13

第2章 可编程逻辑器件基础14

2.1可编程逻辑器件概述14

2.1.1可编程逻辑器件的发展过程14

2.1.2可编程逻辑器件的分类15

2.2 PROM、PLA、PAL和GAL的基本结构16

2.2.1逻辑电路符号的表示方法16

2.2.2 PLD器件的基本结构17

2.2.3 PROM的基本结构17

2.2.4 PLA的基本结构18

2.2.5 PAL和GAL的基本结构18

2.2.6 PROM、PLA、PAL和GAL电路的结构特点21

2.3 CPLD的基本结构和工作原理21

2.3.1 CPLD的基本结构21

2.3.2 Intel公司的CPLD23

2.4 FPGA的结构和工作原理26

2.4.1 FPGA的基本结构27

2.4.2 Intel公司的FPGA30

2.5 CPLD/FPGA的应用选型33

2.6 Intel器件的识读与选型指南34

2.7小结37

2.8习题38

第3章 Quartus Prime开发软件应用39

3.1 Quartus Prime软件设计流程39

3.2 Quartus Prime软件安装39

3.3创建工程文件45

3.3.1建立工程45

3.3.2建立设计文件50

3.3.3原理图输入方法52

3.3.4文本输入设计方法53

3.3.5编译55

3.4约束输入55

3.4.1器件选择55

3.4.2引脚分配及验证57

3.4.3使用“Assignment Editor”和“Settings”对话框58

3.5综合和仿真59

3.5.1使用Quartus Prime的集成综合59

3.5.2使用ModelSim仿真器进行仿真设计60

3.6下载配置63

3.6.1 JTAG模式63

3.6.2 AS模式63

3.7实例：3线-8线译码器设计与仿真64

3.7.1实例简介64

3.7.2实例目的64

3.7.3实例内容64

3.8小结68

3.9习题69

第4章 Verilog HDL的基本语法70

4.1 Verilog HDL简介70

4.1.1 Verilog HDL的发展过程70

4.1.2 Verilog HDL与C语言的比较71

4.2 Verilog HDL设计举例73

4.3 Verilog HDL模块的结构75

4.4 Verilog HDL的要素与表达式79

4.4.1注释80

4.4.2常量80

4.4.3变量81

4.4.4操作符83

4.4.5字符串、关键字、标识符90

4.5赋值语句90

4.5.1连续赋值91

4.5.2过程赋值92

4.5.3连续赋值和过程赋值的不同95

4.6块语句96

4.6.1顺序语句块（begin-end）96

4.6.2并行语句块（fork-join）97

4.6.3起始时间和结束时间98

4.7条件语句99

4.7.1 if-else语句99

4.7.2 case语句101

4.7.3比较if-else嵌套与case语句104

4.8循环语句104

4.8.1 for语句104

4.8.2 forever语句105

4.8.3 repeat语句105

4.8.4 while语句105

4.9过程语句106

4.9.1 initial语句106

4.9.2 always语句108

4.10任务与函数109

4.10.1任务110

4.10.2函数113

4.11预编译指令114

4.11.1宏定义语句（'define、’undef）114

4.11.2文件包含语句（’include）115

4.11.3时间尺度（’timescale）117

4.11.4条件编译指令（’ifdef、’else、’endif）117

4.12小结118

4.13习题118

第5章 Verilog HDL设计的层次与常用模块设计120

5.1 Verilog HDL设计的层次120

5.2行为描述120

5.3数据流描述121

5.4结构描述121

5.4.1 Verilog HDL内置门元件121

5.4.2门元件的调用122

5.5基本组合逻辑电路设计123

5.5.1与非门电路124

5.5.2或非门电路125

5.5.3异或门电路126

5.5.4三态门电路127

5.5.5编码器127

5.5.6译码器129

5.5.7 BCD-七段显示译码器130

5.5.8 2选1数据选择器132

5.5.9 4选1数据选择器133

5.5.10数值比较器134

5.5.11总线缓冲器135

5.6基本时序电路设计136

5.6.1触发器136

5.6.2寄存器137

5.6.3计数器138

5.6.4串-并转换器139

5.7加法器设计140

5.7.1并行加法器141

5.7.2流水线加法器141

5.8乘法器设计143

5.8.1并行乘法器143

5.8.2查找表乘法器144

5.9乘累加器设计145

5.10小结147

5.11习题147

第6章 宏功能模块设计148

6.1算术运算模块库148

6.1.1算术运算模块库模块列表148

6.1.2乘法器模块设计举例149

6.1.3计数器模块设计举例153

6.2逻辑门库156

6.2.1逻辑门库宏模块列表156

6.2.2 3线-8线译码器模块设计举例156

6.3 I/O模块库158

6.4存储器模块库159

6.5小结160

6.6习题160

第7章 可综合设计与优化161

7.1可综合设计161

7.1.1综合的概念及其过程161

7.1.2可综合模型的设计162

7.1.3综合结果的验证163

7.2 Verilog HDL设计优化165

7.2.1公因子和公因子表达式165

7.2.2算术表达式优化165

7.2.3运算符优化166

7.2.4循环语句的优化166

7.3面积与速度的折中167

7.3.1速度换面积167

7.3.2面积换速度168

7.4有限状态机设计168

7.4.1有限状态机的设计步骤169

7.4.2有限状态机编码方式170

7.4.3用Verilog HDL设计可综合的状态机的指导原则170

7.4.4状态机的三种设计风格170

7.5小结178

7.6习题178

第8章 ModelSim软件的使用179

8.1系统任务与函数179

8.2用户自定义原语183

8.3应用Testbench仿真验证184

8.3.1基本结构184

8.3.2验证过程185

8.3.3验证的全面性与代码覆盖率分析188

8.4应用ModelSim软件仿真194

8.4.1软件简介194

8.4.2使用ModelSim进行设计仿真194

8.4.3在Quartus Prime中直接调用ModelSim198

8.5实例：4位全加器设计及ModelSim仿真200

8.5.1实例简介200

8.5.2实例目的201

8.5.3实例内容201

8.6小结207

8.7习题207

第9章 数字设计实例208

9.1卷积编码Verilog HDL设计208

9.1.1卷积码的编码工作原理208

9.1.2卷积码的Verilog HDL实现209

9.1.3卷积码的ModelSim仿真210

9.2通用异步收发器的Verilog HDL设计与验证211

9.2.1通用异步收发器的规范211

9.2.2电路结构设计212

9.2.3 UART控制电路模块的代码设计与分析214

9.2.4发送电路的代码设计与仿真分析218

9.2.5接收电路的代码设计与仿真222

9.2.6 UART系统仿真227

9.2.7 UART自动测试Testbench230

9.3小结233

9.4习题234

第10章 C/C＋＋语言开发可编程逻辑器件235

10.1基于C/C＋＋的硬件设计方法235

10.2硬件设计的C＋＋数据类型235

10.2.1 ac_int型236

10.2.2 ac_fixed型236

10.3 C/C＋＋ FIR滤波器设计237

10.3.1直接型FIR滤波器237

10.3.2奇对称FIR滤波器238

10.3.3转置型FIR滤波器239

10.4 C＋＋滤波器的可编程逻辑实现及验证239

10.4.1 C＋＋ FIR滤波器的实现239

10.4.2 FIR滤波器的验证247

10.5小结249

10.6习题250

附录 Quartus Ⅱ支持的Verilog结构251

参考文献254