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第一部分 Verilog基础知识2

第1章 Verilog HDL数字设计综述2

1.1数字电路CAD技术的发展历史2

1.2硬件描述语言的出现2

1.3典型设计流程3

1.4硬件描述语言的意义4

1.5Verilog HDL的优点5

1.6硬件描述语言的发展趋势5

第2章 层次建模的概念7

2.1设计方法学7

2.2四位脉动进位计数器8

2.3模块9

2.4模块实例10

2.5逻辑仿真的构成12

2.6举例12

14.5门级网表的验证 214

2.7小结15

2.8习题16

第3章 基本概念17

3.1词法约定17

3.2数据类型20

3.3系统任务和编译指令25

3.4小结29

3.5习题30

第4章 模块和端口31

4.1模块31

4.2端口33

4.3层次命名38

4.4小结39

4.5习题39

第5章 门级建模40

5.1 门的类型40

5.2门延迟50

5.3小结54

5.4习题55

第6章 数据流建模57

6.1连续赋值语句57

6.2延迟59

6.3表达式、操作符和操作数60

6.4操作符类型61

6.5举例68

6.6小结75

6.7习题75

第7章 行为级建模78

7.1结构化过程语句78

7.2过程赋值语句81

7.3时序控制85

7.4条件语句90

7.5多路分支语句91

7.6循环语句93

7.7顺序块和并行块96

7.8生成块100

7.9举例105

7.10小结110

7.11习题111

第8章 任务和函数114

8.1任务和函数的区别114

8.2任务115

8.3函数119

8.4小结123

8.5习题124

第9章 实用建模技术125

9.1过程连续赋值125

9.2改写（覆盖）参数127

9.3条件编译和执行129

9.4时间尺度132

9.5常用的系统任务133

9.6小结139

9.7习题140

第二部分 Verilog高级主题144

第10章 时序和延迟144

10.1延迟模型的类型144

10.2路径延迟建模147

10.3时序检查153

10.4延迟反标注155

10.6习题156

10.5小结156

11.1开关级建模元件158

第11章 开关级建模158

11.2举例162

11.3小结167

11.4习题167

第12章 用户自定义原语169

12.1 UDP的基础知识169

12.2表示组合逻辑的UDP171

12.3表示时序逻辑的UDP176

12.4UDP表中的缩写符号180

12.5 UDP设计指南181

12.6小结181

12.7习题182

第13章 编程语言接口184

13.1 PLI的使用186

13.2 PLI任务的连接和调用186

13.3内部数据表示188

13.4PLI库子程序189

13.5小结199

13.6习题200

第14章 使用Verilog HDL进行逻辑综合201

14.1什么是逻辑综合201

14.2逻辑综合对数字设计行业的影响203

14.3 Verilog HDL综合204

14.4逻辑综合流程208

14.6逻辑综合建模技巧216

14.7时序电路综合举例221

14.9习题228

14.8小结228

第15章 高级验证技术230

15.1传统的验证流程230

15.2断言检查238

15.3形式化验证239

15.4小结241

第三部分 附 录244

附录A 强度建模和高级线网类型定义244

附录B PLI子程序清单247

附录C 关键字、系统任务和编译指令263

附录D 形式化语法定义265

附录E Verilog有关问题解答294

附录F Verilog举例297

参考文献307

译者后记308