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第1章 引言1

1.1 硬件描述语言1

1.2 VHDL语言的产生及发展2

1.3 VHDL语言的特点3

1.4 VHDL语言的开发环境3

1.5 小结5

第2章 VHDL程序基本结构6

2.1 VHDL程序的基本单元6

2.2 设计实体7

2.2.1 类属和端口说明8

2.2.2 端口模式9

2.2.3 实体说明部分9

2.2.4 实体语句部分10

2.3 设计结构体10

2.3.1 结构体命名11

2.3.2 定义语句11

2.3.3 并行处理语句11

2.4 描述风格12

2.3.4 结构体的子结构设计方法12

2.4.1 行为描述13

2.4.2 数据流描述14

2.4.3 结构描述14

2.4.4 混合描述16

2.5 小结17

3.1.1 短标识符18

3.1.2 扩展标识符18

3.1 VHDL标识符18

第3章 VHDL数据和表达式18

3.2 VHDL数据对象19

3.2.1 常量20

3.2.2 变量20

3.2.3 信号21

3.2.4 文件22

3.3 VHDL数据类型22

3.3.1 标量类型23

3.3.2 复合类型24

3.3.4 文件类型26

3.3.3 存取类型26

3.3.5 其他类型27

3.3.6 子类型28

3.4 类型转换29

3.4.1 用类型标记实现类型转换29

3.4.2 用户创建的类型转换30

3.4.3 数据类型的限定31

3.4.4 IEEE标准数据类型31

3.5.2 数字32

3.5 词法单元32

3.5.1 注释32

3.5.3 字符33

3.5.4 字符串33

3.5.5 位串33

3.6 VHDL表达式与运算符33

3.6.1 逻辑运算符34

3.6.2 算术运算符34

3.6.3 关系运算符35

3.6.5 运算符的优先级36

3.6.4 并置运算符36

3.7 小结37

第4章 VHDL主要描述语句38

4.1 顺序语句38

4.1.1 变量赋值语句38

4.1.2 信号赋值语句39

4.1.3 IF语句39

4.1.4 CASE语句40

4.1.5 LOOP语句41

4.1.7 EXIT语句43

4.1.6 NEXT语句43

4.1.8 断言语句44

4.1.9 过程调用语句44

4.1.10 RETURN语句45

4.1.11 NULL语句45

4.1.12 REPORT语句45

4.2 并行语句46

4.2.1 进程语句46

4.2.2 WAIT语句48

4.2.3 BLOCK语句50

4.2.4 并行过程调用语句52

4.2.5 并行断言语句53

4.2.6 并行信号赋值语句54

4.2.7 信号代入语句55

4.2.8 元件例化语句57

4.2.9 生成语句59

4.2.10 参数传递语句60

4.2.11 端口映射语句62

4.3 命名规则和注解标注62

4.4 小结63

第5章 属性64

5.1 预定义属性64

5.2 数值类属性64

5.2.1 数值类属性64

5.2.2 数值类数组属性66

5.2.3 数值类块属性68

5.3 函数类属性69

5.3.1 函数类属性69

5.3.2 函数数组属性71

5.3.3 函数信号属性73

5.4 信号类属性75

5.5 类型类属性80

5.6 范围类属性81

5.7 ATTRIBUTE语句82

5.8 用属性检查建立和保持时间83

5.9 小结85

第6章 信号与延迟86

6.1 信号驱动源86

6.2 延迟87

6.2.1 惯性延迟88

6.2.2 传输延迟89

6.3 信号驱动源上的延迟作用90

6.3.1 信号驱动源上传输延迟的作用90

6.3.2 信号驱动源上惯性延迟的作用91

6.3.3 信号驱动源上阈值惯性延迟的作用93

6.4 模拟周期93

6.5 δ延迟95

6.6 小结97

7.2 库98

7.1 设计层次98

第7章 VHDL模型的基本结构98

7.2.1 STD库99

7.2.2 WORK库99

7.2.3 资源库99

7.2.4 USE子句99

7.3 程序包100

7.3.1 STANDARD程序包102

7.3.2 TEXTIO程序包103

7.3.3 Std_Logic-1164程序包109

7.3.4 Numeric_Std程序包112

7.3.5 Numeric_Bit程序包112

7.4 元件例化112

7.4.1 用户构造112

7.4.2 调用元件119

7.5 小结121

第8章 配置122

8.1 默认连接122

8.2 默认配置122

8.3 配置说明124

8.3.1 元件配置125

8.3.2 低级配置126

8.3.3 实体-结构体对的配置127

8.3.4 端口映射128

8.4 映射实体129

8.5 配置中的类属132

8.5.1 结构体中的类属值134

8.5.2 配置中的类属136

8.6 块的配置139

8.8 小结141

8.7 结构体的配置141

第9章 子程序142

9.1 过程142

9.2 函数144

9.2.1 转换函数146

9.2.2 决断函数151

9.3 子程序重载157

9.3.1 子程序重载157

9.3.2 运算符重载158

9.4 小结161

第10章 VHDL程序设计基础162

10.1 设计中的重要概念162

10.1.1 组合逻辑与时序逻辑162

10.1.2 锁存器、触发器和寄存器164

10.1.3 存储器168

10.2 可编程逻辑器件169

10.2.1 PLD概述169

10.2.2 CPLD和FPGA171

10.2.3 开发PLD173

10.3 相关的设计理论175

10.3.1 集成电路的设计与综合175

10.3.2 层次化设计方式177

10.4 相关的设计方法178

10.4.1 组合电路设计178

10.4.2 时序电路设计186

10.4.3 数字集成系统的行为综合191

10.5 小结193

11.1.1 与门(AND Gate)194

11.1 逻辑门194

第11章 基本组合电路的VHDL模型194

11.1.2 或门(OR Gate)195

11.1.3 反相器(Inverter)196

11.1.4 与非门(NANDGate)197

11.1.5 或非门(NORGate)198

11.1.6 异或门(XORGate)199

11.2 缓冲器200

11.3 选择器200

11.4 译码器201

11.5 编码器203

11.6 比较器203

11.7 移位器204

11.8 运算器205

11.8.1 加法器(Adder)205

11.8.2 乘法器(Multiplier)207

11.8.3 求补器210

11.9 算术逻辑单元ALU210

11.10 可编程逻辑阵列PLA217

11.11 小结220

第12章 基本时序电路的VHDL模型221

12.1 锁存器221

12.1.1 电平锁存器221

12.1.2 同步锁存器222

12.1.3 异步锁存器223

12.2 触发器224

12.2.1 D触发器224

12.2.2 T触发器229

12.2.3 JK触发器232

12.3 寄存器235

12.3.1 通用寄存器235

12.3.2 移位寄存器236

12.4 计数器239

12.4.1 同步计数器239

12.4.2 异步计数器240

12.5 小结241

13.1 有限状态机概述242

13.1.1 Moore状态机功能描述242

第13章 有限状态机242

13.1.2 Mealy状态机功能描述243

13.1.3 有限状态机的选择243

13.2 构造状态表243

13.2.1 建立状态转换图244

13.2.2 建立状态转换表246

13.3 有限状态机的复位247

13.3.1 有限状态机的同步复位247

13.4.1 有限状态机的描述风格248

13.4 建立有限状态机的VHDL模型248

13.3.2 有限状态机的异步复位248

13.4.2 有限状态机的描述实例249

13.5 有限状态机状态编码方式259

13.5.1 组合译码式259

13.5.2 一位有效式261

13.6 小结263

第14章 系统设计实例264

14.1 存储器设计264

14.1.1 只读存储器ROM264

14.1.2 随机读取存储器RAM265

14.1.3 堆栈(stack)268

14.2.1 系统层次设计方法270

14.2 系统层次化设计270

14.2.2 系统模块划分方法271

14.2.3 系统层次化设计实例271

14.3 自顶向下的系统设计方法286

14.3.1 Top-Down分析方法286

14.3.2 OC51微处理器设计实例287

14.4 小结312

15.1 系统仿真概述313

第15章 系统仿真313

15.2 组合电路系统仿真314

15.3 时序电路系统仿真316

15.4 测试激励设计方式322

15.5 小结326

第16章 逻辑综合与设计实现327

16.1 逻辑综合327

16.1.1 逻辑综合的原理327

16.1.2 设置技术库329

16.1.3 逻辑综合的约束条件330

16.2 设计实现331

16.2.1 设计实现概述332

16.2.2 面向CPLD器件的实现概述332

16.2.3 面向CPLD器件的实现实例333

16.2.4 面向FPGA器件的实现概述361

16.2.5 面向FPGA器件的实现实例363

16.3 小结369

17.1 MAX+PlusⅡ特点370

第17章 MAX+PlusⅡ使用入门370

17.2 MAX+PlusⅡ的安装371

17.2.1 推荐的系统配置371

17.2.2 MAX+PlusⅡ的安装372

17.3 使用MAX+PlusⅡ软件系统的设计流程373

17.3.1 设计输入374

17.3.2 设计处理375

17.3.3 设计校验376

17.3.4 设计编程376

17.3.5 设计流程377

17.4.1 图形设计输入378

17.4 逻辑设计的输入方法378

17.4.2 文本设计输入383

17.4.3 创建顶层图形设计文件383

17.4.4 层次显示383

17.5 编译设计项目384

17.5.1 准备编译384

17.5.2 编译选项设置385

17.5.5 引脚锁定389

17.5.4 在底层图编辑器中观察试配结果389

17.5.3 运行编译器389

17.6 设计项目仿真390

17.7 定时分析391

17.8 器件编程394

17.9 小结396

第18章 Xilinx Foundation Series ISE 3.1i简介397

18.1 Xilinx Foundation Series ISE 3.1i特点介绍397

18.2 Xilinx Foundation Series ISE 3.1i的安装398

18.3.1 软件启动401

18.3.2 项目管理401

18.3 Xilinx Foundation Series ISE 3.1i软件系统工具综述401

18.3.3 设计输入403

18.3.4 逻辑综合403

18.3.5 设计约束405

18.3.6 功能仿真405

18.3.7 设计实现405

18.3.8 报告文件406

18.3.9 时序仿真407

18.4.1 VHDL设计输入408

18.4 Xilinx Foundation Series ISE 3.1i使用实例408

18.3.10 器件编程408

18.4.2 模块功能验证410

18.4.3 页层电路逻辑图输入413

18.4.4 设计实现418

18.4.5 时序分析418

18.5 小结421

附录A VHDL保留字422

附录B VHDL语法总结425

附录C VHDL英汉名词对照表428

附录D 部分PLD厂家主流芯片介绍437