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第1章 可编程逻辑器件简介1

1.1可编程逻辑设计技术简介1

1.1.1可编程逻辑器件发展简史1

1.1.2可编程逻辑器件特点2

1.1.3可编程逻辑器件分类2

1.1.4主要可编程逻辑器件生产厂商及典型器件3

1.2 FPGA/CPLD的基本结构4

1.2.1 CPLD的基本结构4

1.2.2 FPGA的基本结构6

1.2.3 CPLD和FPGA的比较及选用8

1.3 FPGA/CPLD的设计流程9

1.4 FPGA/CPLD的开发工具-EDA软件12

1.4.1设计输入工具13

1.4.2综合工具14

1.4.3仿真工具14

1.4.4实现与优化工具14

1.4.5后端辅助工具15

1.4.6验证调试工具15

1.4.7系统级设计环境15

1.5下一代可编程逻辑设计技术展望15

1.5.1下一代可编程逻辑器件硬件发展趋势15

1.5.2下一代EDA软件设计方法发展趋势17

1.6 Altera典型FPGA/CPLD的结构19

1.6.1 Altera高密度FPGA19

1.6.2 Altera低成本FPGA21

1.6.3 Altera的CPLD器件22

1.7本章小结25

1.8习题25

第2章VHDL硬件描述语言26

2.1 VHDL概述26

2.1.1 VHDL语言的特点26

2.1.2 VHDL程序的一般结构27

2.2 VHDL语言的程序结构28

2.2.1实体28

2.2.2结构体29

2.2.3库35

2.2.4程序包36

2.2.5配置37

2.3 VHDL语言的数据类型38

2.3.1 VHDL的文字规则38

2.3.2 VHDL的数据对象40

2.3.3 VHDL的数据类型41

2.3.4 VHDL的类型转换45

2.4 VHDL的操作符46

2.4.1操作符的种类46

2.4.2操作符的优先级47

2.4.3逻辑操作符47

2.4.4关系操作符47

2.4.5算术操作符47

2.5 VHDL的顺序语句48

2.5.1赋值语句49

2.5.2流程控制语句50

2.5.3等待语句54

2.5.4子程序调用语句55

2.5.5返回语句56

2.5.6空操作语句57

2.5.7其他顺序语句57

2.6 VHDL的并行语句60

2.6.1块语句60

2.6.2进程语句62

2.6.3并行过程调用语句64

2.6.4并行信号赋值语句65

2.6.5元件例化语句68

2.6.6生成语句71

2.7本章小结73

2.8习题74

第3章Quartus Ⅱ软件及应用76

3.1 Quartus Ⅱ软件概述76

3.1.1 Quartus Ⅱ软件的功能简介76

3.1.2 Quartus Ⅱ软件的用户界面77

3.2基本设计流程78

3.2.1工程文件管理79

3.2.2创建Quartus Ⅱ的工程79

3.2.3设计输入方式79

3.2.4基于图形编辑输入法的设计过程80

3.2.5基于文本编辑输入法的设计过程90

3.3 SignalProbe及SignalTap Ⅱ逻辑分析器91

3.3.1 SignalProbe91

3.3.2 SignalTap Ⅱ逻辑分析器93

3.4本章小结97

3.5习题97

第4章 组合逻辑电路设计99

4.1基本门电路的设计99

4.1.1设计要求99

4.1.2 VHDL语言输入99

4.1.3软件仿真100

4.2数据选择器的设计100

4.2.1设计要求100

4.2.2 VHDL语言输入100

4.2.3软件仿真101

4.3 1对2数据分配器的设计101

4.3.1设计要求101

4.3.2 VHDL语言输入102

4.3.3软件仿真102

4.4 4位BCD译码器的设计102

4.4.1实验原理103

4.4.2 VHDL语言输入103

4.4.3软件仿真104

4.5三态门的设计104

4.5.1设计要求104

4.5.2 VHDL语言输入104

4.5.3软件仿真105

4.6半加器的设计105

4.6.1设计要求105

4.6.2 VHDL语言输入105

4.6.3软件仿真106

4.7全加器的设计106

4.7.1设计要求106

4.7.2 VHDL语言输入106

4.7.3软件仿真107

4.8 6位加法器的设计107

4.8.1设计要求107

4.8.2 VHDL语言输入107

4.8.3软件仿真109

4.9 4位加减法器的设计109

4.9.1设计要求109

4.9.2 VHDL语言输入109

4.9.3软件仿真110

4.10 3位乘法器的设计110

4.10.1设计要求110

4.10.2 VHDL语言输入110

4.10.3软件仿真111

4.11本章小结111

4.12习题111

第5章 时序逻辑电路设计113

5.1 VHDL程序中时钟信号变化的检测处理113

5.1.1使用进程的敏感信号表检测时钟变化113

5.1.2使用WAIT语句检测时钟变化113

5.2 D触发器的设计114

5.2.1设计要求114

5.2.2 VHDL语言输入114

5.2.3软件仿真115

5.3 JK触发器的设计116

5.3.1设计要求117

5.3.2 VHDL语言输入117

5.3.3软件仿真118

5.4带异步复位／置位端的同步使能T触发器的设计119

5.4.1设计要求120

5.4.2 VHDL语言输入120

5.4.3软件仿真120

5.5简单计数器的设计121

5.5.1设计要求121

5.5.2 VHDL语言输入121

5.5.3软件仿真121

5.5.4功能拓展：同步清零的计数器122

5.6同步清零的可逆计数器123

5.6.1设计要求123

5.6.2 VHDL语言输入123

5.6.3软件仿真124

5.7同步预置数的计数器124

5.7.1设计要求124

5.7.2 VHDL设计输入124

5.7.3软件仿真125

5.7.4功能拓展125

5.8带进制的计数器128

5.8.1设计要求128

5.8.2 VHDL设计输入128

5.8.3软件仿真129

5.9基本寄存器的设计129

5.9.1设计要求129

5.9.2 VHDL语言输入129

5.9.3软件仿真130

5.10基本移位寄存器的设计130

5.10.1设计要求130

5.10.2 VHDL设计输入130

5.10.3软件仿真132

5.11同步预置数串行输出移位寄存器132

5.11.1设计要求133

5.11.2 VHDL设计输入133

5.11.3软件仿真133

5.12循环移位寄存器的设计134

5.12.1设计要求134

5.12.2 VHDL设计输入134

5.12.3软件仿真134

5.13 6位双向移位寄存器的设计135

5.13.1设计要求135

5.13.2 VHDL设计输入135

5.13.3软件仿真136

5.14有限状态机的设计137

5.14.1莫尔型状态机137

5.14.2设计要求137

5.14.3设计输入137

5.14.4软件仿真138

5.14.5米里型状态机139

5.14.6设计要求139

5.14.7设计输入139

5.15 本章小结141

5.16习题142

第6章 GW48 EDA实验系统使用方法简介145

6.1 GW48系统简介145

6.1.1基本特点145

6.1.2系统基本结构及主要模块功能145

6.2实验电路结构图147

6.2.1实验电路信号资源符号图说明147

6.2.2各实验电路结构图特点及应用148

6.2.3系统插口信号使用说明155

6.3基于GW48的实验示例160

6.4本章小结164

6.5习题164