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第1章 概论1

1.1 什么是FPGA1

1.2 FPGA为什么令人感兴趣1

1.3 FPGA的用途2

1.4 本书内容3

1.5 本书不包括什么4

1.6 读者对象4

第2章 基本概念5

2.1 FPGA的核心5

2.2 简单的可编程功能5

2.3 熔丝连接技术5

2.4 反熔丝技术7

2.5 掩模编程器件8

2.6 PROM9

2.7 基于EPROM的技术10

2.8 基于EEPROM的技术12

2.9 基于闪存的技术12

2.10 基于SRAM的技术12

2.11 小结13

第3章 FPGA的起源15

3.1 相关的技术15

3.2 晶体管15

3.3 集成电路16

3.4 SRAM/DRAM和微处理器16

3.5 SPLD和CPLD17

3.5.1 PROM18

3.5.2 PLA20

3.5.3 PAL和GAL22

3.5.4 其他可编程选择22

3.5.5 CPLD23

3.5.6 ABEL、CUPL、PALASM、JEDEC等24

3.6 专用集成电路（门阵列等）25

3.6.1 全定制26

3.6.2 Micromatrix和Micromosaic26

3.6.3 门阵列27

3.6.4 标准单元器件28

3.6.5 结构化ASIC29

3.7 FPGA30

3.7.1 FPGA平台32

3.7.2 FPGA-ASIC混合33

3.7.3 FPGA厂商如何设计芯片34

第4章 FPGA结构的比较35

4.1 一点提醒35

4.2 一些背景信息35

4.3 反熔丝与SRAM与其他36

4.3.1 基于SRAM的器件36

4.3.2 以SRAM为基础器件的安全问题和解决方案37

4.3.3 基于反熔丝的器件37

4.3.4 基于EPROM的器件39

4.3.5 基于E2PROM/FLASH的器件39

4.3.6 FLASH-SRAM混合器件39

4.3.7 小结40

4.4 细粒、中等微粒和粗粒结构40

4.5 MUX与基于LUT的逻辑块41

4.5.1 基于MUX的结构41

4.5.2 基于LUT的结构42

4.5.3 基于MUX还是基于LUT43

4.5.4 3、4、5或6输入LUT44

4.5.5 LUT与分布RAM与SR44

4.6 CLB、LAB与slices45

4.6.1 Xlilinx逻辑单元45

4.6.2 A1tera逻辑部件46

4.6.3 slicing和dicing46

4.6.4 CLB和LAB47

4.6.5 分布RAM和移位寄存器47

4.7 快速进位链48

4.8 内嵌RAM48

4.9 内嵌乘法器、加法器、MAC等49

4.10 内嵌处理器核（硬的和软的）50

4.10.1 硬微处理器核50

4.10.2 软微处理器核52

4.11 时钟树和时间管理器52

4.11.1 时钟树52

4.11.2 时钟管理器53

4.12 通用I/O55

4.12.1 可配置I/O标准56

4.12.2 可配置I/O阻抗56

4.12.3 核与I/O电压57

4.13 吉比特传输57

4.14 硬IP、软IP和固IP58

4.15 系统门与实际的门59

4.16 FPGA年60

第5章 FPGA编程（配置）62

5.1 引言62

5.2 配置文件62

5.3 配置单元62

5.4 基于反熔丝的FPGA63

5.5 基于SRAM的FPGA64

5.5.1 迅速的过程欺骗了眼睛65

5.5.2 对嵌入式（块）RAM、分布RAM编程65

5.5.3 多编程链66

5.5.4 器件的快速重新初始化66

5.6 使用配置端口66

5.6.1 FPGA作为主设备串行下载67

5.6.2 FPGA作为主设备并行下载68

5.6.3 FPGA作为从设备并行下载69

5.6.4 FPGA作为从设备串行下载70

5.7 使用JTAG端口70

5.8 使用嵌入式处理器71

第6章 谁在参与游戏73

6.1 引言73

6.2 FPGA和FPAA提供商73

6.3 FPNA提供商73

6.4 全线EDA提供商74

6.5 专业FPGA和独立EDA提供商74

6.6 使用专门工具的FPGA设计顾问75

6.7 开源、免费和低成本的设计工具75

第7章 FPGA与ASIC设计风格77

7.1 引言77

7.2 编码风格77

7.3 流水线和逻辑层次77

7.3.1 什么是流水线77

7.3.2 电子系统中的流水线78

7.3.3 逻辑层次79

7.4 异步设计实践80

7.4.1 异步结构80

7.4.2 组合回路80

7.4.3 延迟链81

7.5 时钟考虑81

7.5.1 时钟域81

7.5.2 时钟平衡81

7.5.3 门控时钟与使能时钟81

7.5.4 PLL和时钟调节电路82

7.5.5 跨时钟域数据传输的可靠性82

7.6 寄存器和锁存器考虑82

7.6.1 锁存器82

7.6.2 具有“置位”和“复位”输入的触发器82

7.6.3 全局复位和初始化条件83

7.7 资源共享（时分复用）83

7.7.1 使用它或者放弃它83

7.7.2 其他内容83

7.8 状态机编码84

7.9 测试方法学84

第8章 基于原理图的设计流程85

8.1 往昔的时光85

8.2 EDA初期86

8.2.1 前端工具，如逻辑仿真86

8.2.2 后端工具如版图设计89

8.2.3 CAE+CAD=EDA90

8.3 简单的原理图驱动ASIC设计流程90

8.4 简单（早期）的原理图驱动FPGA设计流程91

8.4.1 映射92

8.4.2 包装93

8.4.3 布局和布线94

8.4.4 时序分析和布局布线后仿真94

8.5 平坦的原理图与分层次的原理图95

8.5.1 沉闷的扁平原理图95

8.5.2 分等级（基于模块）的原理图96

8.6 今天的原理图驱动设计流程97

第9章 基于HDL的设计流程98

9.1 基于原理图流程的问题98

9.2 基于HDL设计流程的出现98

9.2.1 不同的抽象层次98

9.2.2 早期基于HDL的ASIC设计流程99

9.2.3 早期基于HDL的FPGA设计流程101

9.2.4 知道结构的FPGA流程102

9.2.5 逻辑综合与基于物理的综合102

9.3 图形设计输入的生活103

9.4 绝对过剩的HDL104

9.4.1 Verilog HDL104

9.4.2 VHDL和VITAL106

9.4.3 混合语言设计108

9.4.4 UDL/I108

9.4.5 Superlog和SystemVerilog108

9.4.6 SystemC109

9.5 值得深思的事110

9.5.1 担心，非常担心110

9.5.2 串行与并行多路复用器110

9.5.3 小心锁存器111

9.5.4 聪明地使用常量111

9.5.5 资源共用考虑112

9.5.6 还有一些不可忽视的内容113

第10章 FPGA设计中的硅虚拟原型114

10.1 什么是硅虚拟原型114

10.2 基于ASIC的SVP方法114

10.2.1 门级SVP（由快速综合产生）115

10.2.2 门级SVP（由基于增益的综合产生）115

10.2.3 团簇SVP117

10.2.4 基于RTL的SVP117

10.3 基于FPGA的SVP119

10.3.1 交互式操作120

10.3.2 增量式布局布线121

10.3.3 基于RTL的FPGA SVP121

第11章 基于C/C＋＋等语言的设计流程122

11.1 传统的HDL设计流程存在的问题122

11.2 C对C＋＋与并行执行对顺序执行124

11.3 基于SystemC的设计流程125

11.3.1 什么是SystemC以及它从哪里来125

11.3.2 SystemC 1.0125

11.3.3 SystemC 2.0126

11.3.4 抽象级127

11.3.5 基于SystemC设计流程的可选方案127

11.3.6 要么喜爱它，要么讨厌它129

11.4 基于增强型C/C＋＋的设计流程129

11.4.1 什么是增强型C/C＋＋129

11.4.2 可选择的增强型C/C＋＋设计流程131

11.5 基于纯C/C＋＋的设计流程132

11.6 综合的不同抽象级别134

11.7 混合语言设计和验证环境136

第12章 基于DSP的设计流程138

12.1 DSP简介138

12.2 可选择的DSP实现方案139

12.2.1 随便选一个器件，不过不要让我看到是哪种器件139

12.2.2 系统级评估和算法验证139

12.2.3 在DSP内核中运行的软件140

12.2.4 专用DSP硬件141

12.2.5 与DSP相关的嵌入式FPGA资源143

12.3 针对DSP的以FPGA为中心的设计流程144

12.3.1 专用领域语言144

12.3.2 系统级设计和仿真环境145

12.3.3 浮点与定点表示146

12.3.4 系统／算法级向RTL的转换（手工转换）146

12.3.5 系统／算法级向RTL的转换（自动生成）147

12.3.6 系统／算法级向C/C＋＋的转换148

12.3.7 模块级IP环境150

12.3.8 别忘了测试平台150

12.4 DSP与VHDL/Verilog混合设计环境151

第13章 基于嵌入式处理器的设计流程153

13.1 引言153

13.2 硬核与软核154

13.2.1 硬核154

13.2.2 微处理器软核156

13.3 将设计划分为硬件和软件部分157

13.4 硬件和软件的世界观159

13.5 利用FPGA作为自身的开发环境160

13.6 增强设计的可见性161

13.7 其他一些混合验证方法161

13.7.1 RTL（VHDL或Verilog）162

13.7.2 C/C++、SystemC等162

13.7.3 硬件模拟器中的物理芯片163

13.7.4 指令集仿真器163

13.8 一个相当巧妙的设计环境165

第14章 模块化设计和增量设计167

14.1 将设计作为一个大的模块进行处理167

14.2 将设计划分为更小的模块168

14.2.1 模块化设计169

14.2.2 增量设计169

14.2.3 存在的问题170

14.3 总有其他办法171

第15章 高速设计与其他PCB设计注意事项172

15.1 开始之前172

15.2 我们都很年轻，因此172

15.3 变革的时代173

15.4 其他注意事项175

15.4.1 高速设计175

15.4.2 信号完整性分析175

15.4.3 SPICE与IBIS176

15.4.4 起动功率176

15.4.5 使用内部末端阻抗176

15.4.6 串行或并行处理数据177

第16章 观察FPGA的内部节点178

16.1 缺乏可见性178

16.2 使用多路复用技术179

16.3 专用调试电路180

16.4 虚拟逻辑分析仪180

16.5 虚拟线路181

16.5.1 问题描述181

16.5.2 虚拟线路解决方案183

第17章 IP185

17.1 IP的来源185

17.2 人工优化的IP185

17.2.1 未加密的RTL级IP186

17.2.2 加密的RTL级IP186

17.2.3 未经布局布线的网表级IP186

17.2.4 布局布线后的网表级IP186

17.3 IP核生成器187

17.4 综合资料187

第18章 ASIC设计与FPGA设计之间的移植189

18.1 可供选择的设计方法189

18.1.1 只做FPGA设计189

18.1.2 FPGA之间的转换189

18.1.3 FPGA到ASIC的转换190

18.1.4 ASIC到FPGA的转换191

第19章 仿真、综合、验证等设计工具193

19.1 引言193

19.2 仿真（基于周期、事件驱动等）193

19.2.1 什么是事件驱动逻辑仿真器193

19.2.2 事件驱动逻辑仿真器发展过程简述195

19.2.3 逻辑值与不同逻辑值系统196

19.2.4 混合语言仿真197

19.2.5 其他延迟格式198

19.2.6 基于周期的仿真器201

19.2.7 选择世界上最好的逻辑仿真器202

19.3 综合（逻辑／HDL综合与物理综合）203

19.3.1 逻辑／HDL综合技术203

19.3.2 物理综合技术203

19.3.3 时序重调、复制及二次综合204

19.3.4 选择世界上最好的综合工具206

19.4 时序分析（静态与动态）206

19.4.1 静态时序分析206

19.4.2 统计静态时序分析207

19.4.3 动态时序分析207

19.5 一般验证208

19.5.1 验证IP208

19.5.2 验证环境和创建testbench210

19.5.3 分析仿真结果211

19.6 形式验证211

19.6.1 形式验证的不同种类212

19.6.2 形式验证究竟是什么212

19.6.3 术语及定义213

19.6.4 其他可选的断言／属性规范技术214

19.6.5 静态形式验证和动态形式验证216

19.6.6 各种语言的总结217

19.7 混合设计218

19.7.1 HDL语言到C语言的转换218

19.7.2 代码覆盖率219

19.7.3 性能分析220

第20章 选择合适的器件221

20.1 丰富的选择221

20.2 要是有选型工具就好了221

20.3 工艺222

20.4 基本资源和封装223

20.5 通用I/O接口223

20.6 嵌入式乘法器、RAM等224

20.7 嵌入式处理器核224

20.8 吉比特I/O能力224

20.9 可用的IP224

20.10 速度等级225

20.11 轻松的注解226

第21章 吉比特收发器227

21.1 引言227

21.2 差分对228

21.3 多种多样的标准229

21.4 8bit/10bit编码等230

21.5 深入收发器模块内部231

21.6 组合多个收发器233

21.7 可配置资源234

21.7.1 逗号检测234

21.7.2 差分输出摆幅234

21.7.3 片内末端电阻234

21.7.4 预加重234

21.7.5 均衡化235

21.8 时钟恢复、抖动和眼图236

21.8.1 时钟恢复236

21.8.2 抖动和眼图237

第22章 可重配置计算239

22.1 可动态重配置逻辑239

22.2 可动态重配置互连线239

22.3 可重配置计算240

第23章 现场可编程节点阵列243

23.1 引言243

23.2 算法评估244

23.3 picoChip公司的picoArray技术245

23.3.1 一个理想的picoArray应用：无线基站246

23.3.2 picoArray设计环境247

23.4 QuickSilver公司的ACM技术247

23.4.1 设计混合节点249

23.4.2 系统控制器节点、输入输出节点及其他节点249

23.4.3 空间与时间分割250

23.4.4 在ACM上创建和运行程序251

23.4.5 还有更多的内容252

23.5 这就是硅，但与我们知道的并不相同252

第24章 独立的设计工具253

24.1 引言253

24.2 ParaCore Architect253

24.2.1 产生浮点处理功能模块254

24.2.2 产生FFT功能模块254

24.2.3 基于网络的接口255

24.3 Confluence系统设计语言256

24.3.1 一个简单的例子256

24.3.2 还有更多的功能258

24.3.3 免费评估版本259

24.4 你是否具有这种工具259

第25章 创建基于开源的设计流程260

25.1 如何白手起家创办一家FPGA设计工作室260

25.2 开发平台：Linux260

25.3 验证环境262

25.3.1 Icarus Verilog263

25.3.2 Dinotrace和GTKWave263

25.3.3 Covered代码覆盖率工具263

25.3.4 Verilator263

25.3.5 Python264

25.4 形式验证264

25.4.1 开源模型检查265

25.4.2 基于开源的自动推断265

25.4.3 真正的问题是什么266

25.5 访问公共IP元件266

25.5.1 OpenCores266

25.5.2 OVL267

25.6 综合与实现工具267

25.7 FPGA开发板267

25.8 综合材料267

第26章 FPGA未来的发展269

26.1 一种担忧269

26.2 下一代结构和技术269

26.2.1 十亿晶体管级器件269

26.2.2 超快速I/O270

26.2.3 超快速配置270

26.2.4 更多的硬IP271

26.2.5 模拟与混合信号器件271

26.2.6 ASMBL与其他结构272

26.2.7 不同的结构粒度272

26.2.8 ASIC结构中的嵌入式FPGA内核273

26.2.9 ASIC和FPGA结构中嵌入FPNA内核或者相反273

26.2.10 基于MRAM的器件273

26.3 设计工具273

26.4 期待意外的发生274

附录A 信号完整性简介275

附录B 深亚微米延迟效应285

附录C 线性移位寄存器299

术语表310

索引326