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第1章 高速度结构设计1

1.1 高流量1

1.2　低时滞3

1.3　时序4

1.3.1　添加寄存器层次5

1.3.2　并行结构6

1.3.3　展平逻辑结构8

1.3.4　寄存器平衡9

1.3.5　重新安排路径11

1.4　小结13

第2章 面积结构设计14

2.1　折叠流水线14

2.2　基于控制的逻辑复用16

2.3　资源共享18

2.4　复位对面积的影响19

2.4.1　无复位的资源20

2.4.2　无置位的资源21

2.4.3　无同步复位的资源21

2.4.4　复位RAM23

2.4.5　利用置位／复位触发器引脚24

2.5　小结27

第3章 功耗结构设计28

3.1　时钟控制28

3.1.1　时钟偏移30

3.1.2　控制偏移30

3.2　输入控制32

3.3　减少供电电压33

3.4　双沿触发触发器33

3.5　修改终端34

3.6　小结34

第4章 设计实例：高级加密标准36

4.1　AES结构36

4.1.1　一级字节代换39

4.1.2　零级行间移位39

4.1.3　两个流水线级列混合40

4.1.4　一级轮密钥加41

4.1.5　紧缩结构41

4.1.6　部分流水线结构44

4.1.7　完全流水线结构46

4.2　性能与面积51

4.3　其他的优化52

第5章 高级设计54

5.1　抽象设计技术54

5.2　图形状态机54

5.3　DSP设计58

5.4　软硬件协同设计62

5.5　小结63

第6章 时钟区域64

6.1　跨越时钟区域65

6.1.1　准稳态66

6.1.2　解决方案一：相位控制67

6.1.3　解决方案二：双跳技术68

6.1.4　解决方案三：FIFO结构70

6.1.5　分割同步模块74

6.2　在ASIC样机中的门控时钟74

6.2.1　时钟模块74

6.2.2　选通移除75

6.3　小结76

第7章 设计实例：I2S与SPDIF77

7.1　I2S77

7.1.1　协议77

7.1.2　硬件结构78

7.1.3　分析80

7.2　SPDIF81

7.2.1 协议81

7.2.2　硬件结构83

7.2.3　分析88

第8章 实现数学函数89

8.1　硬件除法89

8.1.1　乘法和移位89

8.1.2　迭代除法90

8.1.3　Goldschmidt方法91

8.2　泰勒和Mactaurin级数展开92

8.3　CORDIC算法94

8.4　小结95

第9章 设计实例：浮点单元96

9.1 浮点格式96

9.2　流水线结构96

9.2.1　Verilog实现99

9.2.2　资源和性能104

第10章　复位电路105

10.1　同步和异步复位105

10.1.1　完全异步复位的问题105

10.1.2　完全同步复位107

10.1.3　异步确立同步释放108

10.2　混合复位类型109

10.2.1　不可复位触发器109

10.2.2　内部产生复位110

10.3　多时钟区域112

10.4　小结112

第11章 高级仿真113

11.1　测试台结构113

11.1.1　测试台元件113

11.1.2　测试台流程114

11.2　系统激励117

11.2.1 MATLAB117

11.2.2　总线功能模型118

11.3　编码覆盖范围119

11.4　门级仿真119

11.5　触发覆盖范围121

11.6　运行时间陷阱123

11.6.1　时间刻度123

11.6.2　毛刺抑制124

11.6.3　组合延时模型124

11.7　小结126

第12章 综合编码128

12.1　判决树128

12.1.1　特权与并行性129

12.1.2　完全条件131

12.1.3　多控制分支134

12.2　陷阱134

12.2.1　阻塞与非阻塞134

12.2.2　for环路137

12.2.3　组合环路139

12.2.4　推论的锁存器140

12.3　设计组织141

12.3.1　分割141

12.3.2　参数化143

12.4　小结145

第13章　设计实例：安全散列算法147

13.1　SHA-1结构147

13.2　实现结果152

第14章 综合优化153

14.1　速度与面积153

14.2　资源共享155

14.3　流水线、重新定时和寄存器平衡157

14.3.1 复位对寄存器平衡的影响160

14.3.2　重新同步寄存器160

14.4　有限状态机编译161

14.5　黑匣子164

14.6　物理综合166

14.6.1　前向注释和反向注释167

14.6.2　基于图形的物理综合168

14.7　小结169

第15章　布图170

15.1　设计分割170

15.2　关键路径布图172

15.3　布图风险173

15.4　最佳布图174

15.4.1　数据通道174

15.4.2　高扇出175

15.4.3　器件结构176

15.4.4　可重用性177

15.5　减小功耗177

15.6　小结178

第16章 布局布线优化179

16.1　优化约束179

16.2　布局和布线之间的关系181

16.3　逻辑复制182

16.4　跨层次优化183

16.5　L/O寄存器184

16.6　封装因子186

16.7　映射逻辑到RAM186

16.8　寄存器排序187

16.9　布局种子188

16.10　指导布局和布线189

16.11　小结189

第17章 设计实例：微处理器191

17.1　SRC结构191

17.2　综合优化193

17.2.1　速度与面积193

17.2.2　流水线194

17.2.3　物理综合195

17.3　布图优化195

17.3.1　分割布图195

17.3.2　关键路径布图：提取1197

17.3.3　关键路径布图：提取2198

第18章 静态时序分析200

18.1　标准分析200

18.2　锁存器203

18.3　异步电路206

18.4　小结207

第19章 PCB的问题208

19.1 电源供电208

19.1.1　供电要求208

19.1.2　稳压210

19.2　去耦电容211

19.2.1　概念211

19.2.2　计算数值212

19.2.3　电容器布局213

19.3　小结215

附录A　AES密码的流水线级216

附录B SRC处理器的顶层模块228

参考文献242