数字VLSI芯片设计 使用Cadence和Synopsys CAD工具 英文版2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

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第1章 引言1

1.1 CAD工具流程2

1.1.1 定制VLSI及单元设计流程2

1.1.2 层次化的单元／模块ASIC流程3

1.2　本书的内容3

1.3 关于工具的瑕疵问题4

1.4　工具设置及执行脚本4

1.5　字体使用约定5

第2章 Cadence设计平台DFII启动命令ICFB6

2.1 Cadence设计平台6

2.2　启动Cadence7

2.3 小结11

第3章 Composer原理图输入工具12

3.1 启动Cadence建立一个新的工作库13

3.2　建立新单元14

3.2.1 建立全加器原理图视图14

3.2.2　建立加法器符号图18

3.2.3 用一位全加器组成两位加法器19

3.3 晶体管级原理图20

3.4　打印原理图22

3.4.1 修改后脚本打印文件24

3.5 变量、端口和单元的命名规则25

3.6 小结26

第4章 Verilog仿真27

4.1 Composer原理图的Verilog仿真28

4.1.1 用Verilog-XL仿真原理图29

4.1.2　用NC_Verilog仿真原理图39

4.2 Composer工具中的行为级Verilog代码43

4.2.1 生成行为级视图44

4.2.2　仿真行为级视图45

4.3 独立的Verilog仿真46

4.3.1 Verilog-XL48

4.3.2 NC_Verilog51

4.3.3 VCS53

4.4 Verilog仿真中的时序57

4.4.1 行为级与晶体管开关级仿真的比较57

4.4.2 行为级逻辑门时序60

4.4.3 标准延时格式时序61

4.4.4 晶体管时序62

4.5 小结65

第5章 Virtuoso版图编辑器67

5.1 反相器原理图68

5.1.1 启动Cadence的icfb68

5.1.2　建立反相器原理图68

5.1.3 建立反相器符号图69

5.2　反相器版图69

5.2.1 建立新的版图视图69

5.2.2　绘制nmos晶体管70

5.2.3 绘制pmos晶体管72

5.2.4 用晶体管版图组装反相器73

5.2.5 用层次化方法建立版图76

5.2.6 Virtuoso命令概要78

5.3 打印版图79

5.4　设计规则检查80

5.4.1 DIVA设计规则检查80

5.5　生成提取视图82

5.6 版图对照原理图检查83

5.6.1 生成模拟提取视图88

5.7 单元设计全流程（到目前为止……）88

5.8 小结89

第6章 标准单元设计模板90

6.1 标准单元几何尺寸说明90

6.2　标准单元I/O端口布置93

6.3 标准单元晶体管尺寸选择94

6.4 小结96

第7章 Spectre模拟仿真器97

7.1 原理图仿真（瞬态仿真）98

7.2 Spectre模拟环境下仿真100

7.3 用配置视图仿真104

7.4 模拟／数字混合仿真106

7.4.1 有关混合模式仿真的结束语114

7.5 静态仿真114

7.5.1 参数化仿真117

7.6　功耗测量119

7.7 小结122

第8章 单元表征124

8.1　Liberty文件格式124

8.1.1 组合单元定义128

8.1.2 时序单元定义129

8.1.3 三态单元定义134

8.2 用ELC表征单元135

8.2.1 生成ELC网表136

8.2.2　单元命名及Encounter库表征工具143

8.2.3 最好、典型、最坏情形表征144

8.3　用Spectre表征单元144

8.4 把Liberty转换成Synopsys数据库格式148

8.5 小结150

第9章 Verilog综合151

9.1 用dc_shell进行Synopsys Design Compiler综合151

9.1.1 基本综合151

9.1.2 用脚本综合154

9.1.3 Synopsys Design Vision用户图形界面162

9.1.4 DesignWare组件165

9.2 Cadence RTL Compiler综合167

9.2.1 用脚本综合167

9.2.2 Cadence RTL Compiler用户图形界面170

9.3 把结构描述Verilog输入到Cadence DFII设计平台中171

9.4 综合后Verilog仿真173

9.5 小结178

第10章 抽象生成179

10.1 将库读入到Abstract中180

10.2 找出单元中的端口181

10.3 提取步骤183

10.4 抽象步骤183

10.5 生成LEF（库转换格式）文件184

10.6 修改LEF文件185

10.7 小结187

第11章 SOC Encounter布局布线188

11.1 Encounter用户图形界面190

11.1.1 读入设计192

11.1.2 平面规划194

11.1.3 电源规划196

11.1.4 布局标准单元200

11.1.5 初步优化阶段201

11.1.6　时钟树综合203

11.1.7　时钟树综合后优化205

11.1.8　最终布线205

11.1.9　布线后优化208

11.1.10　增加填充单元208

11.1.11　检查结果208

11.1.12　保存并输出布局布线后的单元211

11.1.13　把单元读回Virtuoso212

11.2 用配置文件进行设计输入216

11.2.1 平面规划217

11.3 编写SOC Encounter脚本218

11.4 小结220

第12章 芯片组装221

12.1 用ccar进行模块布线221

12.1.1 用Virtuoso-XL准备布局222

12.1.2　启动ccar布线器226

12.2 用ccar完成内核至焊盘框的布线230

12.2.1 复制焊盘框231

12.2.2 修改焊盘框的原理图视图232

12.2.3 修改焊盘框的版图视图236

12.2.4 用ccar完成内核至焊盘框的布线238

12.2.5 金属密度问题241

12.3　生成最终的GDSII242

12.4 小结245

第13章 设计举例246

13.1　微型MIPS处理器247

13.2　微型MIPS：展平设计工具流程252

13.2.1 综合252

13.2.2 布局布线257

13.2.3 仿真263

13.2.4 最终组装270

13.3 微型MIPS：层次化设计工具流程272

13.3.1 综合272

13.3.2　宏模块内布局布线273

13.3.3 准备层次结构中的定制电路275

13.3.4 生成宏模块的抽象视图276

13.3.5 含宏模块的布局布线278

13.3.6 仿真287

13.3.7　最终组装287

13.4　小结287

附录A 工具与设置脚本288

附录B 驱动工具的脚本304

附录C 工艺与单元库326

参考文献358

术语表359