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第1章 EDA技术概述1

1.1　EDA技术及其发展1

1.2　Top-down设计与IP核复用4

1.2.1　Top-down设计4

1.2.2　Bottom-up设计5

1.2.3　IP复用技术与SoC5

1.3　数字设计的流程7

1.3.1 设计输入8

1.3.2　综合9

1.3.3　布局布线9

1.3.4　仿真10

1.3.5　编程配置10

1.4　常用的EDA软件工具10

1.5　EDA技术的发展趋势14

习题115

第2章 FPGA/CPLD器件16

2.1 PLD器件概述16

2.1.1 PLD器件的发展历程16

2.1.2　PLD器件的分类17

2.2　PLD的基本原理与结构19

2.2.1 PLD器件的基本结构19

2.2.2　PLD电路的表示方法20

2.3 低密度PLD的原理与结构21

2.4　CPLD的原理与结构26

2.4.1　宏单元结构26

2.4.2　典型CPLD的结构27

2.5　FPGA的原理与结构30

2.5.1　查找表结构30

2.5.2　典型FPGA的结构32

2.6　FPGA/CPLD的编程元件37

2.7　边界扫描测试技术41

2.8　FPGA/CPLD的编程与配置43

2.8.1　在系统可编程43

2.8.2　CPLD器件的编程44

2.8.3　FPGA器件的配置44

2.9　FPGA/CPLD器件概述50

2.10　FPGA/CPLD的发展趋势54

习题255

第3章　Quartus Ⅱ集成开发工具56

3.1　Quartus Ⅱ原理图设计56

3.1.1　半加器原理图设计输入56

3.1.2　编译与仿真60

3.1.3　1位全加器编译与仿真64

3.2　Quartus Ⅱ的优化设置65

3.2.1 分析与综合设置65

3.2.2　优化布局布线67

3.2.3　设计可靠性检查72

3.3　Quartus Ⅱ的时序分析74

3.3.1　时序设置与分析74

3.3.2　时序逼近75

3.4　基于宏功能模块的设计78

3.4.1　乘法器模块78

3.4.2　除法器模块81

3.4.3　计数器模块83

3.4.4　常数模块85

3.4.5　锁相环模块86

3.4.6　存储器模块90

3.4.7　其他模块94

习题397

第4章 VHDL设计初步102

4.1　VHDL简介102

4.2　VHDL组合电路设计103

4.2.1 用VHDL设计基本组合电路103

4.2.2　用VHDL设计加法器105

4.3　VHDL时序电路设计107

4.3.1 用VHDL设计D触发器107

4.3.2　用VHDL设计计数器110

4.4　Synplify Pro综合器114

4.5　Synplify综合器119

习题4121

第5章 VHDL结构与要素122

5.1　实体122

5.1.1　类属参数说明122

5.1.2　端口说明124

5.2　结构体124

5.3　VHDL库和程序包125

5.3.1　库125

5.3.2　程序包128

5.4　配置129

5.5　子程序133

5.5.1　过程（PROCEDURE）133

5.5.2　函数（FUNCTION）135

5.6　VHDL文字规则137

5.6.1　标识符137

5.6.2　数字138

5.6.3　字符串139

5.7　数据对象139

5.7.1　常量140

5.7.2　变量140

5.7.3　信号141

5.7.4　文件141

5.8　VHDL数据类型142

5.8.1　预定义数据类型143

5.8.2　用户自定义数据类型146

5.8.3　数据类型的转换149

5.9　VHDL运算符151

5.9.1　逻辑运算符151

5.9.2　关系运算符152

5.9.3　算术运算符152

5.9.4　并置运算符153

5.9.5　运算符重载154

习题5155

第6章 VHDL基本语句156

6.1 顺序语句156

6.1.1 赋值语句156

6.1.2　IF语句156

6.1.3　CASE语句163

6.1.4　LOOP语句165

6.1.5　NEXT与EXIT语句168

6.1.6　WAIT语句169

6.1.7　子程序调用语句170

6.1.8　断言语句170

6.1.9　REPORT语句171

6.1.10　NULL语句172

6.2　并行语句173

6.2.1 并行信号赋值语句173

6.2.2　进程语句178

6.2.3　块语句181

6.2.4　元件例化语句182

6.2.5　生成语句184

6.2.6　并行过程调用语句187

6.3　属性说明与定义语句188

6.3.1　数据类型属性188

6.3.2　数组属性189

6.3.3　信号属性190

习题6190

第7章 VHDL设计进阶192

7.1　行为描述192

7.2　数据流描述193

7.3　结构描述194

7.3.1　用结构描述设计1位全加器195

7.3.2　用结构描述设计4位加法器197

7.3.3 用结构描述设计8位加法器197

7.4　三态逻辑设计199

7.5　RAM存储器设计202

7.6　分频器设计205

7.6.1 占空比为50％的奇数分频205

7.6.2　半整数分频207

7.6.3　数控分频器209

7.7　数字跑表210

7.8　音乐演奏电路216

7.8.1　音乐演奏实现的方法216

7.8.2　实现与下载217

习题7221

第8章　有限状态机设计222

8.1　有限状态机222

8.1.1　有限状态机的描述222

8.1.2　枚举数据类型225

8.2　有限状态机的描述方式226

8.2.1　三进程表述方式227

8.2.2　双进程表述方式228

8.2.3　单进程表述方式231

8.3　状态编码234

8.3.1　常用的编码方式234

8.3.2　用常量进行编码235

8.4　有限状态机设计要点237

8.4.1　起始状态的选择和复位237

8.4.2　多余状态的处理239

8.5　用状态机设计流水灯240

8.6 状态机A/D采样控制电路242

习题8244

第9章 VHDL数字设计与优化246

9.1　流水线设计技术246

9.2　资源共享249

9.3　字符液晶显示控制253

9.3.1 字符液晶H1602B254

9.3.2　用状态机实现字符显示控制257

9.4　VGA图像显示控制器设计262

9.4.1　DE2-70平台的VGA显示电路262

9.4.2　VGA图像显示原理与时序263

9.4.3　VGA图像显示实现266

9.5　FIFO缓存器设计271

9.5.1　用参数化模块库定制FIFO272

9.5.2　用VHDL描述FIFO273

9.6　异步串行接口（UART）设计275

9.6.1　UART传输协议276

9.6.2　UART接口设计277

习题9284

第10章 VHDL数字电路的仿真286

10.1　VHDL仿真概述286

10.2　VHDL测试平台287

10.2.1　用VHDL描述仿真激励信号287

10.2.2　用TEXTIO进行仿真290

10.3　ModelSim仿真概述294

10.4　ModelSim仿真实例296

10.4.1 图形界面仿真方式297

10.4.2　命令行仿真方式299

习题10300

第11章 DSP Builder设计初步301

11.1　DSP Builder设计流程301

11.2　DSF Builder设计示例302

11.2.1　新建一个模型302

11.2.2　在Simulink中仿真模型308

11.2.3　编译模型310

11.2.4　RTL级仿真311

11.2.5 将DSP Builder模型加入设计工程313

11.3　建立DSP Builder子系统315

11.3.1　建立Simulink Subsystem子系统315

11.3.2　建立HDL子系统示例316

11.4　基于DSP Builder的数字AGC设计320

11.4.1　数字AGC的原理与设计思想320

11.4.2　数字AGC的DSP Builder设计实现321

11.5　硬件在回路（HIL）仿真324

习题11326

第12章 VHDL通信与接口设计实例327

12.1　m序列发生器327

12.1.1　m序列的原理与性质327

12.1.2　用原理图方式设计m序列329

12.1.3　用VHDL设计m序列330

12.2　Gold码332

12.2.1　Gold码的原理与性质332

12.2.2　用原理图方式设计Gold码333

12.2.3　用VHDL设计Gold码334

12.3　FSK解调335

12.3.1　FSK解调的原理335

12.3.2　2FSK解调的实现336

12.4　数字过零检测法和等精度频率测量338

12.4.1　数字过零检测法339

12.4.2　等精度频率测量341

12.5　I2C总线接口设计343

12.5.1　I2C总线原理343

12.5.2　I2C总线设计实现345

习题12349

附录A　VHDL关键字350

附录B VHDL程序包351

附录C DE2-70系统介绍357

附录D DE2系统介绍365

附录E　有关术语与缩略语372

参考文献377