面向“工程教育认证”计算机系列课程规划教材 数字逻辑与组成原理实践教程2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

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第1章 基于可编程逻辑的数字系统设计概述1

1.1 可编程逻辑设计步骤1

1.1.1 设计输入1

1.1.2 编译状态2

1.1.3 功能模拟2

1.1.4 综合2

1.1.5 实现2

1.1.6 时序模拟2

1.1.7 下载3

1.2 数字电路设计实验环境配置3

1.2.1 Logisim安装3

1.2.2 ModelSim安装配置3

1.2.3 Vivado安装配置5

第2章 Logisim基础知识18

2.1 Logisim基本功能介绍18

2.2 Logisim使用入门23

第3章 Verilog HDL基础28

3.1 Verilog HDL门级描述28

3.1.1 模块定义28

3.1.2 端口声明29

3.1.3 门级调用30

3.1.4 模块的实例化32

3.1.5 内部连线声明34

3.1.6 层次化设计34

3.2 Verilog HDL数据流级描述35

3.2.1 assign语句35

3.2.2 操作符37

3.2.3 操作数38

3.3 Verilog HDL行为级描述42

3.3.1 initial结构和always结构42

3.3.2 顺序块和并行块44

3.3.3 if语句47

3.3.4 case语句48

3.3.5 循环语句49

3.3.6 过程赋值语句52

3.3.7 任务与函数53

3.3.8 设计的可综合性56

3.4 Verilog HDL测试平台描述60

3.4.1 基本的TestBench结构61

3.4.2 激励信号描述62

3.4.3 编译指令64

3.4.4 测试相关的系统任务和系统函数67

3.5 状态机描述74

3.5.1 状态机类型74

3.5.2 状态机表示方法74

3.5.3 状态机的Verilog HDL描述方法76

3.5.4 状态机设计实例——上升沿检测器78

第4章 Xilinx FPGA开发板及软件工具84

4.1 Xilinx FPGA开发板84

4.1.1 Nexys 4 DDR开发板介绍84

4.1.2 主要外围接口电路介绍85

4.2 Vivado设计流程88

4.2.1 新建工程90

4.2.2 设计文件输入92

4.2.3 功能仿真102

4.2.4 设计综合105

4.2.5 工程实现106

4.3 Vivado时序约束108

4.3.1 时钟约束简介109

4.3.2 添加时钟约束109

4.3.3 Report Timing Summary时序分析114

4.4 IP核封装及模块化设计119

4.4.1 创建工程119

4.4.2 输入设计122

4.4.3 IP封装127

4.4.4 添加用户自定义IP134

4.4.5 模块化设计136

4.5 Vivado逻辑分析仪ILA的使用146

4.5.1 创建工程147

4.5.2 添加源文件和约束文件147

4.5.3 综合150

4.5.4 Mark Debug152

4.5.5 Set up Debug153

4.5.6 生成Bit文件154

4.5.7 下载154

4.5.8 Hardware Debug155

第5章 ModelSim仿真及调试工具161

5.1 基本使用161

5.1.1 用户操作界面简介161

5.1.2 新建ModelSim库163

5.1.3 新建工程163

5.2 波形窗口使用166

5.2.1 波形调整166

5.2.2 保存波形文件167

5.3 数据流窗口使用167

5.4 断点调试170

5.4.1 查看代码文件170

5.4.2 设置断点170

5.4.3 重新仿真170

5.4.4 查看信号171

5.4.5 单步调试172

5.5 代码覆盖率查看173

5.5.1 代码覆盖率窗口的调出173

5.5.2 代码覆盖率窗口的查看与分析174

5.5.3 代码覆盖率报告178

5.5.4 根据代码覆盖率修改测试代码180

5.6 内存查看182

5.6.1 内存查看窗口调出182

5.6.2 指定地址单元／数据查看183

5.6.3 存储器数据导出导入184

5.6.4 存储器数据修改184

第6章 数字逻辑实验设计187

6.1 基本门电路与数据扩展描述实验187

6.2 数据选择器与数据分配器实验194

6.3 译码器与编码器实验196

6.4 桶形移位器实验200

6.5 数据比较器与加法器实验203

6.6 触发器与PC寄存器实验207

6.7 计数器与分频器实验210

6.8 RAM与寄存器堆实验212

6.9 行为级ALU实验215

6.10 数字逻辑综合实验218

第7章 MIPS CPU基础及设计219

7.1 MIPS CPU概述219

7.1.1 概述219

7.1.2 基本架构及编程模型220

7.1.3 CP0222

7.1.4 MIPS CPU中断机制225

7.1.5 MARS汇编器227

7.2 MIPS32指令系统介绍229

7.2.1 指令格式及类型229

7.2.2 指令的寻址230

7.3 MIPS 31条指令介绍231

7.4 MIPS 23条扩展指令介绍242

7.5 CPU设计方法249

7.5.1 单周期CPU设计249

7.5.2 多周期CPU设计269

7.6 CPU的测试284

7.6.1 前仿真测试284

7.6.2 后仿真测试298

7.6.3 下板测试298

第8章 计算机组成原理实验设计304

8.1 MIPS汇编编程实验304

8.2 32位乘法器实验306

8.3 32位除法器实验309

8.4 31条指令单周期CPU设计实验312

8.5 中断处理实验314

8.6 54条指令CPU设计实验318

8.7 54条指令CPU综合应用实验319

附录A Verilog快速参考指南321

参考文献324